从设计到制造：在 EasyEDA 上做好嘉立创 PCB 布线的实战指南
你有没有遇到过这种情况？花了一周时间画好原理图、布完板子，兴冲冲导出 Gerber 文件上传嘉立创，结果 DFM 检测报告弹出十几个红色警告——“间距不足”、“焊盘太小”、“阻抗不匹配”。更糟的是，打样回来发现 USB 老是断连，时钟信号毛刺满屏，电源噪声大得像收音机杂音。
别急，这并不是你的电路设计能力不行，而是你可能忽略了 EasyEDA 和嘉立创之间那条看不见的设计鸿沟。
如今，越来越多电子工程师选择EasyEDA + 嘉立创（JLCPCB）这套“黄金组合”完成从设计到生产的闭环。它免安装、跨平台、支持一键下单 SMT，非常适合创客、学生和中小项目团队。但很多人只用了它的“形”，却没掌握它的“神”——尤其是如何让 PCB 布线既满足电气性能要求，又能顺利通过嘉立创的生产审查。
今天我们就来聊聊：在 EasyEDA 平台上，怎样做才算真正合格的“嘉立创 PCB 布线”？
先搞清楚一件事：嘉立创不是“什么都能做”的代工厂
很多新手有个误区：既然嘉立创打样便宜又快，那就随便画，反正能做出来。
错！
嘉立创确实强大，但它走的是标准化、高效率、低成本路线。这意味着它的工艺窗口是固定的，容错空间极小。你不按规矩来，轻则被拒单，重则板子做出来了也用不了。
所以第一步，必须把嘉立创的关键工艺参数吃透：
| 参数 | 支持能力（常规） | 推荐值（保良率） |
|---|---|---|
| 最小线宽 / 线距 | 3/3 mil (0.075mm) | ≥6/6 mil 更稳妥 |
| 最小过孔直径 | 0.3 mm | 推荐使用 0.35 mm 及以上 |
| 最小焊盘间距 | 0.15 mm | 建议 ≥0.2 mm 防桥连 |
| 铜皮到板边距离 | ≥0.2 mm | 实际建议留 0.3 mm 以上 |
| 板材类型 | FR-4，标准介电常数约 4.2~4.5 | 注意用于阻抗计算 |
✅ 提示：这些数据来自嘉立创官网最新公开文档（2024年更新），务必以当前页面为准，不要沿用老项目的设置！
比如你画了个 QFN-48 封装芯片，引脚间距只有 0.4mm，如果还用默认的 10mil 线去布，很容易造成短路或无法蚀刻干净。这时候你就得提前规划扇出策略，甚至考虑是否需要盲埋孔——而嘉立创普通工艺并不支持。
换句话说：你的布线规则，得先向嘉立创低头。
在 EasyEDA 里怎么设规则？这才是高效布线的起点
很多人打开 EasyEDA 的 PCB 编辑器后，直接就开始拖线，结果越往后越乱。正确的做法是：先定规矩，再动手。
EasyEDA 提供了完整的Design Rule Check（DRC）引擎，只要你设定好了规则，系统会在布线过程中实时提醒你哪里违规。这才是真正的“防呆设计”。
关键一步：用好「网络类」（Net Class）
别再对所有网络用同一套线宽了！电源、地、高速信号、普通IO，它们的需求完全不同。
举个例子：
- VCC 和 GND：电流大，要加粗 → 设为Power类，线宽设成 20~25 mil
- USB D+/D−：差分阻抗 90Ω → 单独建类，启用差分布线模式
- 普通按键、LED：无所谓 → 保持默认 10 mil 即可
操作路径：
右侧面板 → “Rules” → 添加 Net Class → 分配网络 → 设置对应规则
这样做的好处是什么？
当你切换到自动推挤布线时，工具会知道哪些线可以绕、哪些必须优先保护，整个布局逻辑清晰多了。
差分对怎么处理？
如果你正在做 USB、CAN 或 LVDS 接口，差分对布线就是成败关键。
在 EasyEDA 中可以这样做：
1. 将 D+ 和 D− 所在网络添加到同一个差分类
2. 启用「差分布线」功能（快捷键 Ctrl+Shift+D）
3. 设置目标阻抗为 90Ω（USB 2.0 标准）
4. 使用「长度测量工具」确保两根线长度差 ≤5 mil
⚠️ 坑点提醒：很多人忘了检查层间切换。如果你的差分对中途换层，一定要保证参考平面连续，否则阻抗突变会导致信号反射严重。
高频信号怎么走才稳？别让时钟变成干扰源
我在调试一块 STM32 开发板时曾遇到一个问题：程序烧录正常，但 CAN 总线通信总是丢包。排查半天才发现，晶振走线从主控芯片出来后，紧贴着 CAN 收发器的地回流路径走了整整一圈。
这就是典型的“自己干扰自己”。
高频信号布线的核心原则其实就四个字：干净、简短。
三大高频信号处理技巧
✅ 1. 时钟信号：走直线，禁分支，下有完整地平面
- 不要 T 型分支，避免反射
- 下方铺一层完整的 GND Plane（建议放在 Layer2）
- 周围设置 Keep-Out 区域，防止其他信号靠近
✅ 2. 差分对：平行等长，禁止跨分割
- 走线过程中不能分开走、不能交叉
- 禁止跨越电源平面分割（如数字地与模拟地之间的缝隙）
- 匹配电阻尽量靠近接收端放置
✅ 3. 电源与地：低阻抗路径优先
- VCC 走线建议 ≥20 mil，大电流路径可走 30~40 mil
- 地网络优先全局布通，尽早大面积铺铜
- 模拟地与数字地采用单点连接（常用磁珠或 0Ω 电阻隔离）
💡 经验分享：对于 ADC 采集类电路，我习惯在模拟区域单独铺设一块“AGND”铜皮，并通过一个 0Ω 电阻接到主地，有效降低数字噪声串扰。
如何提升布线效率？这几个技巧让你少熬两个夜
布线最怕什么？不是技术难点，而是重复劳动和返工。以下是我总结的几条实战经验，帮你把效率拉满。
技巧一：模块化布局先行
别一上来就想着连线。先把板子分成几个功能区：
- 主控区（MCU/FPGA）
- 电源管理区（LDO、DC-DC）
- 外设接口区（USB、RJ45、SMA）
- 传感器/模拟采集区
每个模块内部元件紧凑摆放，模块之间预留足够的走线通道。这样既能减少交叉，也方便后期维护。
技巧二：善用覆铜（Polygon Pour）
EasyEDA 的覆铜功能非常实用，尤其是在双面板设计中。
我的典型配置：
- Top 层：GND 铺铜，Clearance = 10 mil
- Bottom 层：同样铺 GND，与 Top 层通过多个过孔连接
- Thermal Relief：开启，防止焊接时散热太快导致虚焊
🛠 小贴士：覆铜前记得先手动布通关键电源和地网络，否则容易出现“孤岛”或未连接问题。
技巧三：自动布线 + 手工优化结合
很多人看不起自动布线，觉得“布出来很丑”。但在 EasyEDA 里，合理使用自动布线其实是加速利器。
推荐做法：
- 对非关键网络（如 LED、按键、I²C 上拉电阻）启用自动布线
- 关键信号全部手工布线
- 利用「Push and Walk」功能动态推开已有走线，实现智能避让
效率提升不止一点点。
技巧四：泪滴（Teardrop）增强可靠性
虽然嘉立创不强制要求，但我强烈建议给所有焊盘加泪滴，特别是细线连接大焊盘的情况（如过孔连接电源铜皮）。
作用：
- 防止热胀冷缩导致断裂
- 提高机械强度
- 减少生产中的蚀刻风险
设置方法：Tools → Teardrop → 全选应用即可。
输出前最后一步：DRC + DFM 双重保险
你以为布完了就万事大吉？错！真正的考验才刚开始。
第一步：在 EasyEDA 内运行完整 DRC
点击菜单栏：Tools → Design Rule Check
重点查看：
- 是否存在未连接的飞线（Unrouted Nets）
- 有没有间距违规（Clearance Violation）
- 过孔是否落在焊盘上（Via in Pad，除非允许）
全部修复后再进行下一步。
第二步：导出 Gerber 并上传嘉立创 DFM 检测
这是最关键的一步！
即使你在 EasyEDA 里一切正常，也可能因为单位错误、层命名不符等问题导致嘉立创识别失败。
正确流程：
1. File → Export → Fabrication Outputs → Gerber
2. 选择 RS-274X 格式，确认包含所有必要层（GTL, GBL, GTS, GBS, GTL, GKO 等）
3. 上传至 jlcpcb.com 免费 DFM 检测工具
4. 查看报告中的红色项，逐条修正
🔴 特别注意：DFM 报告中标红的内容一定要改！黄色可酌情处理，但红色意味着大概率无法生产。
有一次我上传后发现“Top Silkscreen overlap pad”，原来是丝印盖住了测试点。一个小疏忽，差点导致整批板报废。
写在最后：设计的本质是妥协的艺术
有人说：“高手布线，一眼就能看出水平。”
其实不然。
真正的高手，不是追求走线多漂亮，而是懂得在电气性能、生产可行性、成本控制、交付周期之间找到最佳平衡点。
EasyEDA + 嘉立创这套组合的强大之处，就在于它把原本复杂的 EDA 流程平民化了。但正因为它“太容易上手”，反而更容易让人忽视背后的设计严谨性。
记住这几条核心心法：
-工艺决定规则：永远以嘉立创最新标准为准
-规则驱动设计：用 Net Class 和 DRC 控制质量
-关键信号优先：先搞定高速、差分、时钟
-闭环验证不可少：DRC + DFM 是最后一道防线
当你下次再画板子时，不妨问自己一句：
“这条线，不仅能通，还能稳定工作吗？嘉立创能做出来吗？”
如果答案都是肯定的，那你离真正合格的 PCB 设计师就不远了。
如果你在实践中遇到了具体问题——比如某个封装怎么扇出、差分阻抗怎么调、覆铜总是报错……欢迎留言交流，我们可以一起拆解解决。