嵌入式系统总线接口设计：MGT5100 LocalPlus控制器多路复用与非多路复用模式详解

1. MGT5100的LocalPlus控制器：嵌入式系统设计的“交通枢纽”

在嵌入式系统开发，尤其是基于PowerPC架构的处理器设计中，如何高效、可靠地连接处理器核心与外部存储器和各类并行接口外设，是一个既基础又关键的问题。这不仅仅是拉几根线那么简单，它涉及到地址空间的映射、数据总线的宽度、访问时序的协调，以及如何在一个资源受限的系统中实现最大的灵活性。MGT5100芯片内部的CS/LP Boot ROM/SRAM控制器，或者说它的核心——LocalPlus控制器（LPC），就是为解决这些问题而生的“片上交通枢纽”。它负责管理处理器对外部低速、并行设备的访问，其设计的好坏直接影响到系统启动的可靠性、外设驱动的稳定性以及整体性能。

LPC的核心价值在于其高度的可配置性。它不像一些固定功能的接口，只能连接特定型号的存储器。相反，它通过一套精密的寄存器组，允许开发者根据实际连接的设备特性，对访问模式、数据宽度、时序参数等进行“量体裁衣”式的配置。这其中，多路复用（MUXed）与非多路复用（Non-MUXed）两种模式的选择，是硬件设计初期就需要做出的关键决策，它决定了外部电路的复杂度和系统所能支持的寻址空间大小。理解这两种模式的运作机制、适用场景以及配置细节，对于任何需要基于MGT5100或类似架构进行硬件设计或底层软件开发的工程师来说，都是不可或缺的基本功。

本文将深入拆解MGT5100的LocalPlus控制器，不仅会详细解释多路复用与非多路复用模式的技术原理和时序差异，更会结合手册中的寄存器描述，手把手带你理解如何通过软件配置这个强大的控制器，从Boot引导配置到常规外设访问，避开那些手册里可能一笔带过、但实际调试中却让人头疼不已的“坑”。无论你是正在画原理图的硬件工程师，还是编写Bootloader或底层驱动的软件工程师，这篇文章都将为你提供一份清晰的实战指南。

2. 核心模式解析：多路复用与非多路复用的设计哲学

在深入寄存器位域之前，我们必须先从根本上理解LPC提供的两种核心操作模式。这不仅仅是“分时复用”和“同时输出”的区别，其背后对应着不同的系统复杂度、成本考量与性能取舍。

2.1 非多路复用模式：简单直接的并行接口

非多路复用模式，有时也称为标准模式或单周期模式，其设计哲学是简化接口，降低外部逻辑复杂度。在这种模式下，LocalPlus控制器在一个访问周期内，同时在AD[31:0]总线上输出地址和输入/输出数据。R/W信号指示读写方向，对应的片选信号CSx在访问期间保持有效。

2.1.1 工作方式与硬件连接

想象一下处理器要读取一个外部SRAM的数据。在非多路复用模式下，操作序列非常直观：

1. 处理器发起读请求，给出目标地址。
2. LPC控制器将地址驱动到AD总线的低位（例如，对于24位地址，使用AD[23:0]），同时将R/W信号置为高（读），并拉低对应的CSx信号。
3. 外部SRAM芯片在地址线稳定后，经过其自身的访问时间，将数据放到数据总线上（对于16位设备，数据可能出现在AD[31:16]或AD[15:0]，取决于字节序配置）。
4. LPC控制器在预设的等待状态结束后，采样AD总线上的数据，完成读取。

从硬件连接角度看，这非常友好。你只需要将存储器的地址线直接连接到AD总线的低位，数据线连接到高位（这是关键！手册强调数据MSB应对应AD[31]），片选和读写信号直接相连即可。几乎不需要额外的“胶合逻辑”。

2.1.2 能力与限制

这种简单性是有代价的。首先，它占用了大量的引脚。地址和数据总线不能复用，因此要支持一个24位地址、16位数据的设备，就需要24+16=40根信号线（AD[23:0]用于地址，AD[31:16]用于数据），这还不包括控制信号。在引脚资源紧张的芯片上，这会限制其他功能。

其次，其寻址能力受限于地址引脚数量。在非多路复用模式下，可用的地址线就是AD总线中用于地址的那一部分。根据配置，它支持8位或16位数据宽度，对应的地址宽度分别为24位和16位。这意味着最大可寻址空间分别为16MB（24位地址，8位数据）或64KB（16位地址，16位数据）。对于需要连接大容量存储或映射多个外设的系统来说，这可能不够用。

最后，在非多路复用模式下，动态总线调整（Dynamic Bus Sizing）的功能是受限的。虽然控制器支持对小于端口尺寸的访问（例如，向一个16位端口写入一个字节），但这需要外设能够理解TSIZE（传输尺寸）信号。然而，在非多路复用模式下，TSIZE信号并不出现在总线上，因此除非外设自己有其他机制，否则这种小于端口尺寸的访问可能会失败。

实操心得：非多路复用模式的典型应用场景非多路复用模式最适合连接那些接口简单、时序要求固定、容量不大的设备。例如：

• 小容量的Boot ROM或配置Flash：在系统启动时，代码量不大，16MB的寻址空间通常足够，简单的接口能提高启动可靠性。
• 低速的并行接口外设：如某些并行的ADC、DAC、FPGA配置芯片等，它们通常有固定的数据宽度和简单的控制时序。
• 原型验证阶段的快速连接：当你需要快速验证一个外设功能时，用非多路复用模式可以最快速地搭建起连接，无需设计额外的地址锁存电路。

2.2 多路复用模式：以复杂度换取灵活性与扩展性

多路复用模式的设计哲学则是复用引脚，扩展能力。它将地址和数据信息分时复用到同一组AD[31:0]总线上，通过一个额外的ALE（地址锁存使能）信号来区分当前总线周期是地址阶段还是数据阶段。

2.2.2 工作流程与外部逻辑需求

一次典型的多路复用模式读操作如下：

1. 地址阶段：LPC控制器首先驱动ALE信号有效（低电平）。在ALE有效期间，它将目标地址（最多25位，输出在AD[24:0]上）、Bank选择位（2位，输出在AD[26:25]上）以及本次传输的尺寸TSIZE（3位，输出在AD[30:28]上）驱动到AD总线上。AD[31]和AD[27]被驱动为低。
2. 锁存与切换：外部电路（通常是一个透明的锁存器，如74系列芯片）在ALE有效时，将AD总线上的地址信息锁存下来。当ALE无效后，AD总线被释放，准备进入数据阶段。控制器会插入一个“死周期”以确保锁存器有足够的保持时间。
3. 数据阶段：对应的CSx信号有效。对于读操作，LPC将AD总线设置为高阻态，等待外设驱动数据。对于写操作，LPC将数据驱动到AD总线上。数据总是对齐到AD[0]（LSB）。
4. 传输结束：传输可以通过两种方式结束：一是达到编程的等待状态数；二是外设通过拉低ACK信号来提前终止周期（如果此功能被启用）。

2.2.3 带来的巨大优势

这种模式的第一个巨大优势是极大的寻址空间扩展。尽管只用了25根线传输地址，但结合2位Bank选择（可作为高位地址线解码），它理论上可以管理多达4个（2^2）32MB的块，总计128MB的地址空间。再考虑到数据总线是32位宽（4字节），那么总的可寻址数据空间就达到了惊人的512MB。这足以应对绝大多数嵌入式应用的外设映射需求。

第二个优势是完整的动态总线调整支持。TSIZE信号（AD[30:28]）明确地告诉了外设本次传输是1字节、2字节还是4字节。这意味着你可以连接一个32位端口的外设，但依然可以高效地进行单字节或双字节的访问。控制器内部会自动处理多次访问以凑齐32位数据，或者根据TSIZE让外设只操作特定的字节通道。

2.2.4 必须面对的挑战

当然，优势的代价是增加了外部硬件复杂度。你必须设计外部地址锁存电路。如果使用Bank选择位作为编码的高位地址，还需要额外的解码逻辑。这增加了PCB布局布线的难度、BOM成本以及潜在的时序风险。此外，多路复用访问本身因为需要地址和数据两个阶段，通常比非多路复用模式多花费至少一个时钟周期。

注意事项：多路复用模式下的硬件设计要点

1. 锁存器选型：选择锁存透明、传播延迟小的锁存器，如74LVTH16373。务必关注其建立时间和保持时间是否满足MGT5100在地址阶段的时序要求。
2. Bank选择解码：如果Bank位用作编码地址（例如，直接连接到存储芯片的A24, A25），则无需解码。如果用作片选（每个Bank位独立选择一个设备），则需要简单的逻辑门进行解码。务必在原理图上清晰标注。
3. ACK信号的使用：ACK信号允许外设主动结束等待周期，这对于连接速度可变或响应时间不确定的设备非常有用。但启用前需确认外设支持此功能，并正确配置ACK的极性（LPC固定为低电平有效）。如果外设不支持，务必在配置寄存器中禁用ACK（AA位清0），完全依靠编程的等待状态。
4. 时序计算：多路复用模式的时序链更长（处理器 -> LPC -> 锁存器 -> 外设）。必须仔细计算从ALE有效到地址锁存稳定、从CS有效到数据有效/采样之间的所有延迟，并据此设置足够的等待状态。手册中提到的“死周期”和“外部时钟可能有的180度相位偏移”都必须纳入考量。

3. 从复位到运行：Boot配置的深度解析

系统上电复位后的第一次访问，决定了处理器能否成功踏出第一步。MGT5100的LPC控制器将CS0空间专门用于Boot，其配置由硬件复位配置字决定，软件无法在Boot阶段干预。理解这个过程，是确保系统可靠启动的基础。

3.1 复位配置字与Boot参数

复位配置字是通过芯片的特定引脚（如pad_eth_03,pad_eth_04等）在上电复位时的电平状态来确定的。它主要定义了四个关键参数：

3.1.1 BootType与BootSize的配合

这里有一个极易出错的细节：BootSize位的含义依赖于BootType。

• 当BootType=0（非多路复用）时：
  • BootSize=0：配置为8位数据总线，24位地址总线。这是为了连接大容量、但接口简单的8位并行Flash。24位地址可寻址16MB空间。
  • BootSize=1：配置为16位数据总线，16位地址总线。用于连接速度更快的16位Flash或ROM，但地址空间缩小到64KB。
• 当BootType=1（多路复用）时：
  • BootSize=0：配置为16位数据总线。地址阶段总是输出25位地址。
  • BootSize=1：配置为32位数据总线。地址阶段总是输出25位地址。

特别注意：手册明确指出，Boot阶段不支持8位宽度的多路复用模式配置，因为复位配置字没有提供这个选项。如果你有一个8位的多路复用设备作为Boot设备，需要额外的逻辑转换，或者考虑用非多路复用模式启动。

3.1.2 Boot阶段的特殊逻辑

PowerPC G2核心需要一次获取64位指令。但Boot设备可能是8位、16位或32位的。LPC控制器内部有一个智能的“收集器”逻辑来解决这个问题：

• 连接8位设备：LPC会发起8次连续的访问，拼装成一个64位指令，然后提交给核心。
• 连接16位设备：需要4次访问。
• 连接32位设备：需要2次访问。

这意味着，Boot阶段的访问效率与数据宽度直接相关。使用32位设备启动，理论上比8位设备快4倍。但前提是你的硬件设计支持多路复用32位模式。

此外，Boot空间只支持指令读取，不支持写操作。它支持缓存指令读取和“关键双字优先”事务，这些都是为了优化启动代码的加载速度。

3.2 等待状态的计算：一个具体的例子

等待状态的配置是确保Boot阶段可靠读取数据的生命线。假设我们的设计场景如下：

• BootType=1（多路复用模式）
• BootSize=1（32位数据）
• Boot设备为一片32位宽的并行NOR Flash。
• Flash芯片的读取访问时间tACC = 70ns。
• MGT5100的IP总线时钟频率IPB_CLK = 66 MHz（周期约15.15ns）。
• 复位后，外部总线时钟与IP总线时钟的比率默认为1:2，即外部时钟EXT_CLK = 33 MHz（周期约30.3ns）。

计算过程：

1. 确定关键路径：在多路复用模式下，从CS有效到数据有效的时间是最关键的。这包括了地址锁存器的延迟、Flash的访问时间以及布线延迟。我们保守估计总延迟为tACCESS_TOTAL = 75ns。
2. 转换为外部时钟周期数：75ns / 30.3ns ≈ 2.48个外部时钟周期。这意味着至少需要3个外部时钟周期，数据才能稳定。
3. 转换为IP总线时钟周期数（等待状态数）：由于等待状态计数器是以IP总线时钟为基准的，而一个外部时钟周期等于2个IP总线时钟周期。因此，3个外部时钟周期需要3 * 2 = 6个IP总线时钟周期。
4. 考虑相位偏移和死周期：手册提到，当外部时钟为IP时钟一半时，可能存在180度相位偏移，这相当于额外增加了半个外部时钟周期。同时，多路复用模式在地址和数据阶段之间有一个固定的“死周期”。为保险起见，我们通常再增加1-2个IP时钟周期的余量。
5. 最终配置：BootWait位应设置为1，选择最大等待状态（48个IP时钟周期）。这远远超过了我们计算出的6个周期，确保了绝对的可靠性。在Boot完成后，我们可以通过软件将CS0空间重新配置为更精确的等待状态值，以优化性能。

踩坑实录：Boot失败的常见原因

1. 等待状态不足：这是最常见的原因。工程师往往按照理想情况计算，忽略了PCB走线延迟、锁存器延迟和时钟相位不确定性。务必在计算值上增加至少50%-100%的余量用于Boot配置。
2. 字节序配置错误：如果Boot设备中的代码存储格式与处理器的字节序不匹配，且BootSwap配置错误，处理器读到的第一条指令就是乱的，必然跑飞。通常PowerPC是大端序，而许多Flash芯片默认存储是小端序。务必确认Flash中二进制镜像的字节序，并正确设置BootSwap引脚。
3. 硬件连接错误：多路复用模式下，地址锁存器的LE引脚必须连接到ALE信号，且电平有效极性正确。数据总线的位序连接错误（特别是高16位和低16位接反）也会导致失败。在焊接第一版硬件前，用软件仿真或仔细的同行评审检查原理图连接。
4. 模式与设备不匹配：试图用一个8位多路复用设备Boot，但硬件上只连接了8位数据线，软件上却因为复位配置字限制无法配置为8位多路复用模式。在选型Boot设备时，必须确认其支持的模式在LPC的Boot配置选项内。

4. 软件工程师的利器：LPC寄存器编程模型详解

Boot过程结束后，CS0空间可以被重新配置，和其他CS1-CS5空间一样，用于连接通用的外设。这一切都通过LPC的寄存器组来控制。掌握这些寄存器，就掌握了灵活驾驭外部总线的钥匙。

4.1 寄存器概览与内存映射

LPC的寄存器位于内存中MBAR + 0x0300的偏移位置。主要包含以下几类：

• CS Boot ROM配置寄存器 (0x0300)：控制CS0在Boot后的行为，或用于配置一个通用外设空间。其复位值由Boot配置决定。
• CS配置寄存器 (0x0304 - 0x0314)：共6个，分别对应CS1到CS5（以及一个备用？）。每个寄存器独立控制一个片选空间的所有特性。复位后默认禁用。
• CS控制寄存器 (0x0318)：全局控制寄存器，包含模块总使能、总线错误使能等。
• CS状态寄存器 (0x031C)：用于查询访问错误状态（如违规读写）。

每个CS配置寄存器的结构都是相同的，包含了对该片选空间最精细的控制。

4.2 关键配置位域实战指南

让我们以一个典型的场景为例：我们需要配置CS2空间，以多路复用模式连接一个32位宽的FPGA配置寄存器组。

步骤1：基础模式与使能设置

• MX位 (Bit 16)：设置为1，选择多路复用模式。
• CE位 (Bit 19)：设置为1，使能该片选。注意：即使这里使能了，如果控制寄存器的ME位 (Bit 7)为0，整个LPC模块仍被禁用。需要确保ME=1。
• AS位 (Bits 20-21)：我们的FPGA寄存器组可能只需要16位地址线（寻址64K个32位寄存器）。但手册指出，在多路复用模式下，无论AS设置为何值，控制器在地址阶段总会驱动25位地址。因此，我们可以设置为01（16位），但外部逻辑只需锁存我们需要的低位地址线（如AD[15:0]）。高位地址线可以忽略或用于其他解码。
• DS位 (Bits 22-23)：设置为11，表示32位数据端口。

步骤2：时序控制（等待状态）这是配置的核心，直接决定访问的成败。我们需要设置WTyp,WaitP,WaitX。

• WTyp位 (Bits 26-27)：定义等待状态的应用方式。假设我们的FPGA读写速度相同，选择00，即读写都使用WaitX。
• WaitX (Bits 8-15)：计算所需的等待状态数。假设FPGA在CS有效后需要50ns输出数据，外部总线时钟为33MHz（周期30.3ns）。50ns / 30.3ns ≈ 1.65个周期，因此至少需要2个外部时钟周期。由于外部时钟是IP时钟的一半，所以需要2 * 2 = 4个IP时钟周期。再考虑相位偏移，我们设置为5（十进制）。因此WaitX字段写入0x0005。

步骤3：高级功能配置

• AL位 (Bit 17)：ALE脉冲宽度。如果外部锁存器速度很快，一个IP时钟周期的ALE足够，可设为0以节省时间。如果锁存器较慢或时序紧张，设为1（2个IP时钟周期）。
• AA位 (Bit 18)：ACK使能。如果FPGA能提供ACK信号，可以设为1，允许FPGA提前结束等待，提高效率。否则设为0，完全依赖等待状态。
• Bank位 (Bits 24-25)：Bank选择值。如果我们将这两个位直接作为额外的地址线（A24, A25）连接到FPGA，那么这里设置的值就会出现在地址阶段的AD[26:25]上。例如，设置为01，则AD[26]=0， AD[25]=1。
• WS/RS位 (Bits 28, 29)：字节序交换。如果FPGA寄存器是小端序，而PowerPC是大端序，则需要将RS（读交换）和WS（写交换）都设为1。这样控制器会在读写时自动完成字节序转换。
• WO/RO位 (Bits 30, 31)：访问权限。如果这个FPGA空间是只读的（如状态寄存器），则将RO设为1，WO设为0。任何意外的写操作都会触发总线错误或状态位记录，有助于调试。

步骤4：地址范围映射非常重要：CS配置寄存器只定义了访问的“方式”，而没有定义访问的“范围”。每个片选空间（CS0-CS5）所对应的内存地址范围，是由另一个独立的模块——MMAP（内存映射）寄存器组来定义的。你必须在MMAP寄存器中为CS2设置一个起始地址和结束地址（或掩码）。只有当处理器的访问地址落在这个范围内时，LPC才会被触发，并使用CS2的配置寄存器产生相应的外部访问周期。忘记配置MMAP是导致“配置了寄存器但访问没反应”的最常见原因。

4.3 错误处理与调试

LPC提供了相对完善的错误报告机制，主要通过状态寄存器和控制寄存器的使能位配合。

• 状态寄存器 (0x031C)：
  • WOerr/ROerr：当尝试对标记为“只写”的设备进行读操作，或对“只读”设备进行写操作时，此位被置1。CSxerr字段会指示是哪个CS触发的错误。
  • B2/B3：当软件错误地访问了一个未实现的LPC内部寄存器地址时，此位被置1。
  • 这些位都是“粘性”的，一旦置1，必须通过向该位写1来清除。
• 控制寄存器 (0x0318)：
  • EBEE：外部总线错误使能。如果置1，当发生WOerr或ROerr时，不仅状态位置位，还会在内部总线上产生一个传输错误终止（ips_xfr_err和TEA），最终可能导致一个机器检查异常。这适用于需要严格捕获非法访问的场景。
  • IBEE：内部总线错误使能。如果置1，访问未实现的LPC寄存器会触发总线错误。
  • IE：注意！此中断使能位是保留的，实际硬件中中断信号并未连接到处理器核心！这意味着你不能依靠LPC产生硬件中断来通知错误。错误处理只能通过两种方式：1) 使能EBEE/IBEE，在机器检查异常服务程序中查询状态寄存器；2) 定期轮询状态寄存器。

调试技巧：如何定位LPC访问问题

1. 逻辑分析仪是首选：在AD、ALE、CS、R/W等关键信号上抓取波形。这是最直观的方法。检查地址阶段的数据是否正确，ALE脉冲宽度是否足够，CS有效后数据是否在期望的时间出现，ACK信号（如果使用）是否被正确响应。
2. “橡皮擦”调试法：如果访问失败，先将配置简化。尝试使用非多路复用模式（如果硬件支持），禁用ACK，将等待状态设为一个非常大的值（如255），禁用字节序交换。先确保最基本的读写能通，再逐步增加复杂功能。
3. 检查MMAP配置：确认你访问的软件地址确实落在了为对应CS配置的物理地址范围内。一个常见的错误是软件地址计算错误或MMAP配置的基地址/掩码设置不对。
4. 利用状态寄存器：在初始化LPC后，定期读取状态寄存器。如果WOerr或ROerr被置位，说明你的软件访问权限配置和实际访问类型不匹配。如果B2/B3被置位，说明你的软件可能访问了错误的寄存器偏移地址。

5. 信号定义与物理连接：从数据手册到电路板

理解了寄存器配置，最终需要落实到PCB的连线上。手册中对物理连接的描述至关重要，连接错误会导致无法通信或数据错乱。

5.1 关键信号解读

• AD[31:0]：双向地址/数据复用总线。这是最重要的信号组。
• CS[5:0]：片选输出，低电平有效。CS0固定用于Boot，其他可自由配置。CS4和CS5可被配置为ATA接口信号。
• R/W：读写指示信号。高电平表示读周期，低电平表示写周期。
• ALE：地址锁存使能，低电平有效。仅用于多路复用模式，在地址阶段有效。
• ACK：外设应答输入，低电平有效。外设可通过拉低此信号来提前终止等待周期。
• TS：传输开始输出。用于多路复用事务，指示一个新传输周期的开始。

5.2 非多路复用模式的连接准则

手册给出了一个明确但容易误解的准则：地址对齐到AD总线低位，数据对齐到AD总线高位。

• 地址连接：外设的地址线A0连接到AD[0]，A1连接到AD[1]，以此类推。如果你使用16位地址，就连接到AD[15:0]。
• 数据连接：这是关键！外设数据线的最高位（MSB）必须连接到AD[31]。例如，一个16位数据宽度的设备，其D15（MSB）连AD[31]，D14连AD[30]，...，D0（LSB）连AD[16]。而不是直观地认为D0连AD[0]。这样设计可能是为了在总线上更容易实现字节通道（Bank）选择。

连接示例（16位数据，16位地址的非多路复用设备）：

• 设备地址线：A[15:0] -> AD[15:0]
• 设备数据线：D[15:0] -> AD[31:16]
• CS -> CSx
• OE/RD (输出使能) -> R/W (需反相？取决于设备，可能需要外部非门)
• WE (写使能) -> R/W (同样可能需要逻辑组合)

5.3 多路复用模式的连接准则

在多路复用模式下，连接规则有所不同，因为地址和数据是分时复用的。

• 地址阶段：地址总是对齐到AD[0]。即外设的A0连到AD[0]。最多25位地址输出在AD[24:0]。
• 数据阶段：数据也是对齐到AD[0]。即外设的D0连到AD[0]。对于32位设备，D[31:0]连接AD[31:0]。
• 锁存器连接：锁存器的输入D[24:0]连接AD[24:0]，锁存使能LE连接ALE。锁存器的输出Q[24:0]连接到外设的地址线A[24:0]。
• Bank和TSIZE：AD[26:25]是Bank选择位，需要根据设计决定是直接连到外设的高位地址线，还是经过解码产生片选。AD[30:28]是TSIZE，通常只有高速或智能外设才会使用，一般可以悬空或上拉/下拉。

连接示例（32位数据，25位地址的多路复用设备，使用锁存器）：

• MGT5100 AD[31:0] -> 锁存器 D[31:0] & 外设数据线 D[31:0] (直接并联)
• MGT5100 ALE -> 锁存器 LE
• 锁存器 Q[24:0] -> 外设地址线 A[24:0]
• MGT5100 AD[26:25] -> 逻辑解码器 -> 产生外设片选或高位地址
• MGT5100 CSx -> 外设的CS（或与解码输出结合）
• MGT5100 R/W -> 外设的R/W

5.4 时序分析与信号完整性考虑

在高速或长走线情况下，信号完整性至关重要。

• 时钟关系：LPC内部由IP总线时钟驱动，但外部总线时钟可以是IP时钟的1倍或1/2倍。在1/2倍模式下，手册警告可能存在180度的相位不确定性。这意味着你在计算建立/保持时间时，必须按最坏情况（半个外部时钟周期的偏移）来考虑。在时序紧张的设计中，建议使用1:1的时钟比。
• “死周期”：多路复用模式在地址阶段结束和数据阶段开始之间，控制器会自动插入一个“死周期”。这个周期为外部锁存器提供了必需的保持时间，确保地址被稳定锁存。在设计外部逻辑时，应利用好这个周期，避免添加不必要的延迟。
• 总线仲裁：AD总线是与PCI控制器共享的。这意味着当LPC需要使用外部总线时，它必须向仲裁器请求。这可能会引入不可预测的延迟。如果你的外设对访问延迟有严格要求，需要评估总线仲裁的影响，或者在软件上确保在访问关键外设时，PCI总线处于空闲状态。
• 端接与负载：AD总线是双向的，并且可能连接多个设备（在多路复用模式下，可能通过锁存器连接多个Bank）。需要评估总线的负载，在必要时（特别是时钟频率较高时）考虑添加串联端接电阻以改善信号质量，减少过冲和振铃。