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FPGA实战：基于Verilog的直流电机PWM调速系统设计与Quartus II实现

FPGA实战：基于Verilog的直流电机PWM调速系统设计与Quartus II实现
📅 发布时间：2026/6/20 10:54:14

1. 项目背景与核心原理

直流电机控制是嵌入式系统和自动化领域的基础课题，而FPGA凭借其并行处理能力和硬件可编程特性，成为实现高精度电机控制的理想平台。这次我们要做的，是通过Verilog硬件描述语言在Quartus II环境中，构建一个完整的PWM调速系统。这个系统不仅能控制电机转速，还能实现正反转切换，就像我们日常用的电动玩具车那样灵活。

PWM（脉宽调制）技术本质上是通过快速开关电路来控制平均电压。举个例子，如果把电机比作水龙头，PWM就像是用手指快速开关阀门——开的时间长，水流平均量就大；开的时间短，水流就小。在数字电路中，我们用占空比（Duty Cycle）来描述这个开关比例，比如50%占空比表示半个周期通电、半个周期断电。实际测试发现，当PWM频率在1kHz-20kHz之间时，既能避免可闻噪音，又能保证转速平稳。

H桥驱动电路是控制方向的关键，它由四个开关管组成，像个"H"字形排列。当左上和右下开关导通时，电流从左到右流过电机；反之则电流反向。这里有个重要细节：同侧开关绝不能同时导通，否则会导致电源短路。我在早期项目中就烧毁过两个MOS管，后来学会了在代码中加入死区时间保护。

2. 开发环境搭建与工程创建

工欲善其事，必先利其器。我们选用Intel Quartus Prime Lite Edition（原Altera Quartus II）作为开发工具，它不仅支持全系列Cyclone FPGA，还对教育用户免费。安装时要注意勾选USB-Blaster驱动，这是后续烧录程序的必备组件。建议使用Cyclone IV EP4CE6或EP4CE10这类入门级开发板，它们价格亲民且IO口充足。

新建工程时有个容易踩坑的地方：器件选择必须与开发板完全一致。比如EP4CE6F17C8和EP4CE6F17C7就差在封装温度等级，选错会导致引脚无法对应。我习惯在工程目录下建立三个子文件夹：

  • /rtl 存放Verilog源码
  • /sim 放测试脚本
  • /doc 存设计文档

创建顶层模块时，推荐使用"File->New->Block Diagram/Schematic File"方式。虽然直接写Verilog也行，但图形化界面更适合展示信号流向。记得第一时间设置好时序约束（.sdc文件），否则后续性能优化会非常被动。

3. 关键模块代码解析

3.1 时钟分频器设计

开发板通常提供50MHz晶振，但电机控制只需要1kHz-10kHz的PWM信号。这里需要设计分频器，代码核心在于计数器溢出控制：

module clk_divider( input clk_50M, output reg clk_1k ); parameter DIVIDER = 50_000; // 50MHz/50k=1kHz reg [15:0] counter; always @(posedge clk_50M) begin if(counter >= DIVIDER-1) begin counter <= 0; clk_1k <= ~clk_1k; // 翻转输出时钟 end else begin counter <= counter + 1; end end endmodule

实测中发现，如果直接使用非阻塞赋值（<=）来生成时钟，会产生毛刺。后来改用寄存器缓存后再输出，波形就干净多了。分频系数建议做成参数，方便后期调整。

3.2 PWM波形生成器

这是整个系统的核心，其本质是一个可调的比较器：

module pwm_generator( input clk, input [7:0] duty_cycle, // 0-255对应0%-100% output reg pwm_out ); reg [7:0] counter; always @(posedge clk) begin counter <= counter + 1; pwm_out <= (counter < duty_cycle) ? 1'b1 : 1'b0; end endmodule

调试时发现，当占空比设为0%或100%时，某些电机驱动器会异常。后来在代码中加入限制条件：duty_cycle最小为5，最大为250。PWM分辨率选择8位（256级）是个平衡点，既能满足调速需求，又不会过度消耗逻辑资源。

3.3 按键消抖模块

机械按键的抖动通常在5-20ms之间，这里采用状态机实现消抖：

module debounce( input clk, input button_in, output reg button_out ); reg [19:0] counter; reg button_sync; always @(posedge clk) begin button_sync <= button_in; if(button_sync ^ button_out) begin // 状态变化 if(&counter) button_out <= ~button_out; // 计数器满后更新 else counter <= counter + 1; end else counter <= 0; end endmodule

曾经为了节省资源尝试过10ms的计数器，但在某些工业环境下仍会出现误触发。后来统一采用20ms消抖时间，再没出现过异常。注意多个按键需要实例化多个消抖模块。

4. 系统集成与功能验证

4.1 顶层模块设计

将各子模块像搭积木一样连接起来：

module motor_ctrl_top( input clk_50M, input [2:0] keys, // keys[0]:方向, keys[1]:启停, keys[2]:调速 output motor_a, output motor_b, output [3:0] speed_led ); wire clk_1k; wire [7:0] duty_cycle; wire pwm_signal; clk_divider u1(clk_50M, clk_1k); pwm_generator u2(clk_1k, duty_cycle, pwm_signal); key_decoder u3(clk_1k, keys, duty_cycle); h_bridge_driver u4(pwm_signal, keys[0], motor_a, motor_b); speed_indicator u5(duty_cycle, speed_led); endmodule

在Quartus中编译后，要重点查看RTL Viewer确认连线是否正确。有次因为信号名拼写错误，导致PWM信号根本没接到H桥，电机完全不动。

4.2 引脚分配技巧

根据开发板原理图分配引脚时要注意：

  • 电机驱动引脚要选择具有足够驱动能力的IO Bank
  • 按键引脚建议启用内部上拉电阻
  • 时钟输入必须连接到专用时钟引脚

在Assignment Editor中设置好引脚后，最好导出为.csv文件备份。我遇到过多次Quartus工程异常重置，导致引脚分配丢失的情况。

4.3 在线调试方法

使用SignalTap II逻辑分析仪可以实时观察内部信号：

  1. 新建.stp文件，添加要观察的信号
  2. 设置采样时钟（通常用系统时钟）
  3. 定义触发条件（如按键下降沿）
  4. 编译并下载到FPGA

有一次发现电机转速不稳，通过SignalTap发现是消抖模块的计数器位宽不够，导致溢出后异常触发。建议采样深度至少设1024点，才能捕获完整波形。

5. 硬件连接与实测优化

5.1 安全接线指南

H桥电路工作时可能产生反电动势，必须遵循：

  1. 先接逻辑电源（3.3V/5V）
  2. 再接电机电源（与逻辑电源共地）
  3. 最后连接电机

MOS管栅极建议串联10-100Ω电阻，防止振荡。我在第一次测试时没加这个电阻，导致MOS管异常发热。用万用表测量电机两端电压时，要选择交流档位，因为PWM是高频开关信号。

5.2 动态性能测试

通过按键逐步增加占空比，观察电机响应：

  • 从10%开始，每次增加5%
  • 记录电机达到稳定转速的时间
  • 注意听电机是否有异常噪音

测试数据表明，带负载时占空比与转速并非完全线性关系。后来在代码中加入了非线性补偿表，使得低速段控制更精细。

5.3 常见问题排查

现象1：电机不转但发热

  • 检查H桥同侧MOS管是否短路
  • 测量PWM信号是否到达驱动芯片

现象2：转速不稳定

  • 检查电源滤波电容（建议并联100uF电解+0.1uF陶瓷）
  • 确认时钟信号是否干净

现象3：方向控制失灵

  • 验证方向控制信号时序
  • 检查电机接线是否松动

有一次遇到电机偶尔反转异常，最后发现是按键消抖时间不足，导致方向信号多次跳变。将消抖时间从10ms调整到30ms后问题解决。

6. 进阶优化方向

基础功能实现后，可以尝试这些增强功能：

  1. 速度闭环控制：增加编码器反馈，PID算法调节
  2. 串口通信：通过UART接收调速指令
  3. 加速度限制：避免突然变速导致机械冲击
  4. 故障保护：过流检测、堵转保护

例如加入PID控制的代码片段：

module pid_controller( input clk, input [7:0] setpoint, input [7:0] feedback, output reg [7:0] output ); parameter KP = 1, KI = 0.1, KD = 0.01; reg [15:0] integral; reg [7:0] last_error; always @(posedge clk) begin reg [15:0] error = setpoint - feedback; integral <= integral + error; reg [7:0] derivative = error - last_error; last_error <= error; output <= KP * error + KI * integral[15:8] + KD * derivative; end endmodule

在实际项目中，这种数字PID需要做抗积分饱和处理，否则在电机堵转时会出现控制失灵。另外，参数整定是个经验活，建议先用Matlab仿真确定大致范围。