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FPGA高精度TDC设计：POR与ITI技术解析

FPGA高精度TDC设计：POR与ITI技术解析
📅 发布时间：2026/6/26 4:02:17

1. FPGA高精度TDC设计背景与挑战

在量子通信、激光雷达(LiDAR)和核物理实验等领域，皮秒级时间测量精度已成为关键需求。传统的时间-幅度转换器(TAC)虽然精度较高，但其模拟特性导致集成难度大、测量范围有限。相比之下，时间数字转换器(TDC)凭借全数字化特性，成为高精度时间测量的主流解决方案。

FPGA平台因其可重构性和快速开发周期，成为实现TDC的理想载体。典型的FPGA-TDC采用抽头延迟线(TDL)结构，通过测量信号在延迟链中的传播位置来量化时间间隔。然而在实际应用中，我们面临三大核心挑战：

  1. 工艺差异导致的非线性：16nm工艺节点下，线延迟的局部差异可达±20%，导致时间仓(bin)宽度不均匀。实测数据显示，未校准的TDL微分非线性(DNL)可达[-1.00, 7.60]LSB。

  2. 码缺失问题：由于时钟偏移和路径延迟差异，时间仓可能出现顺序错乱。如图1所示，当实际仓顺序为1-3-2时，输入信号在时间仓2的跳变会被错误记录为仓3，导致仓2成为永久性缺失码。

  3. 分辨率瓶颈：单个TDL的分辨率受限于单元延迟(约10ps)，而通过多链平均等传统方法提升分辨率会显著增加硬件开销。

图1：码缺失形成机制示意图
(a)预期仓顺序：1-2-3-4-5
(b)实际物理顺序：1-3-2-5-4
(c)信号在仓2跳变时，因仓3先被采样，导致仓2永远无法被选中

2. 创新架构设计：POR与ITI技术

2.1 偏序重构(POR)技术

POR技术的核心思想是通过码密度测试数据重建时间仓的偏序关系。其实施流程分为四个关键步骤：

  1. 码密度测试：向TDC输入5百万次随机脉冲，统计各仓的命中频率。缺失码表现为零命中仓，如图2中的仓4。

  2. DAG构建：根据缺失码模式构建有向无环图。算法1展示了CARRY8单元内的DAG生成过程，其中：

    • 桥接点(bridge)标识已确定顺序的边界仓
    • 边表示仓之间的时序约束关系

  3. 排列空间搜索：采用Z3分组策略将TDL划分为独立单元。实测表明，16nm UltraScale+ FPGA中，每组约400个仓仅需处理5种典型缺失模式。

  4. 错误库匹配：通过预计算的错误模式库快速排除无效排列。经过两轮POR校准后，可用仓比例从50%提升至99%以上。

# 算法1：CARRY8单元DAG生成伪代码 def build_dag(tapped_bins): dag = defaultdict(set) bridge = min(tapped_bins) # 构建前向约束 for num in range(2, bridge): dag[num].add(1) # 处理桥接点后的仓 for val in range(bridge+1, 9): if (val-1) in tapped_bins: dag[bridge].add(val) bridge = val else: dag[val].add(bridge) return dag

2.2 迭代时间仓交织(ITI)技术

ITI技术通过合并多个校准后的TDL来突破单链分辨率限制，其数学基础是时间仓起始点的递归计算：

$$ t[n] = \sum_{k=0}^{n-1} W[k] $$

其中$W[k]$为第k个仓的宽度。ITI实施要点包括：

  1. 全局排序：基于POR校准结果，对4条TDL的3474个仓按起始时间重新排序
  2. 超窄仓过滤：剔除宽度<0.2ps的仓以避免测量模糊
  3. 统一编码：将多链合并为单一延迟线，分辨率提升3.4倍

图3对比显示，ITI处理后各仓宽度分布更集中，且无新增缺失码。值得注意的是，ITI在合并过程中保留了原始校准信息，这是其优于传统多链平均法的关键。

3. 非线性校正与性能优化

3.1 仓宽度校准

通过7GB实测数据建立权重因子库，校正公式为：

$$ \nu_i = \frac{LSB}{W[i]} = \frac{1}{DNL[i]+1} $$

其中$DNL[i]$按式(2)计算。表1对比了三种配置下的性能指标：

校准阶段DNL范围(LSB)INL范围(LSB)等效分辨率(ps)
原始TDL[-1.00,7.60][-12.32,33.18]8.40
POR+ITI(未校准)[-1.00,6.46][-51.40,32.82]1.15
POR+ITI+仓宽校准[-0.43,0.24][-2.67,0.15]1.15

3.2 时钟域优化

在时钟区域边界(约仓1200和2600处)观察到的宽仓问题，可通过以下方案缓解：

  1. 相位偏移技术：为各TDL配置不同的时钟相位
  2. 波联合(WU)方法：在宽仓内生成附加跳变沿
  3. 双向优先编码器：并行处理正反两个方向的延迟线

4. 实测性能与行业对比

使用SDT公司的时间标记测量单元(图4)进行测试，结果如下：

  1. 时间间隔测量：RMS精度达3.38ps(图5)
  2. 线性度：DNL=±0.24LSB，INL=±2.67LSB
  3. 分辨率：1.15ps，优于同类FPGA-TDC约20%

表2列出了与近年研究的对比数据，本方案在LSB和线性度指标上均处于领先地位。特别是在16nm工艺节点下，首次实现了亚皮秒级分辨率与高线性度的兼得。

5. 工程实践建议

基于实际项目经验，总结以下关键注意事项：

  1. 温度稳定性：每摄氏度变化会导致约0.1ps的仓宽度漂移，建议：

    • 在恒温环境下进行POR校准
    • 存储多组温度对应的校准参数

  2. 电源噪声抑制：

    • 使用LDO为TDC电路单独供电
    • 在FPGA电源引脚部署100nF+10μF去耦电容

  3. 布局约束：

    # XDC约束示例 set_property PACKAGE_PIN AE5 [get_cells tdc_clk] set_property CLOCK_DEDICATED_ROUTE BACKBONE [get_nets tdc_clk] group_bins -name TDL_GROUP -components [get_cells tdc_tdl*]

  4. 在线监测：

    • 定期运行简化版码密度测试(约10万次脉冲)
    • 当DNL变化>0.1LSB时触发重新校准

这种架构已被成功应用于量子密钥分发系统的时间戳模块，连续工作1000小时的时间抖动<5ps。未来可通过迁移到7nm工艺进一步降低单仓延迟，同时探索基于机器学习的自适应校准算法。