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从TI评估板看高速硬件设计：BOM选型与PCB布局的工程实践

从TI评估板看高速硬件设计：BOM选型与PCB布局的工程实践
📅 发布时间：2026/6/30 3:40:05

1. 项目概述：从一份BOM清单看高速硬件设计的门道

如果你是一位硬件工程师，或者正在向这个方向发展，那么“物料清单”和“PCB布局”这两个词对你来说一定不陌生。它们就像是硬件设计的“食谱”和“厨房布局图”。一份好的食谱（BOM）能确保你买到对的食材（元器件），而一个合理的厨房布局（PCB Layout）则决定了你能否高效、美味地做出那道菜，并且不会把厨房搞得一团糟。今天，我们就拿德州仪器（TI）的一款经典评估板——TSW1250EVM高速LVDS解串器评估板——作为案例，来一次庖丁解牛。这不仅仅是一次简单的清单罗列或布局展示，而是希望通过这份官方设计，深入理解在应对高达数百Mbps甚至Gbps级别的高速LVDS信号时，资深工程师是如何通过物料选型和PCB布局来保障信号完整性（SI）和电源完整性（PI）的。这对于从事高速数据采集、图像传感器接口、高速通信背板等领域的硬件开发者来说，具有非常直接的参考价值。

TSW1250EVM本身是一个功能强大的数据采集与分析平台，其核心任务是将多路高速串行的LVDS差分信号，通过解串器转换为并行的CMOS信号，供后端FPGA处理。在这个过程中，任何微小的信号失真、时序抖动或电源噪声都可能导致数据错误。因此，其硬件设计，尤其是BOM和PCB布局，必须经过精心考量。我们将从BOM中的关键器件选型逻辑开始，逐步深入到其八层PCB的层叠设计与布局策略，并探讨两者之间如何协同工作以应对高速设计的挑战。你会发现，每一个电阻电容的取值、每一个电源芯片的选型、每一层铜皮的分配，背后都有其明确的工程意图。

2. 核心物料清单（BOM）的深度解析与选型逻辑

一份BOM远不止是元器件的简单列表，它是设计思想的物质化体现。对于TSW1250EVM这样的高速板卡，BOM中的每一个条目都值得推敲。

2.1 电源管理树与芯片选型：为高速核心提供洁净能量

电源是数字系统的“心脏”，对于高速系统更是如此。噪声过大的电源会直接调制到时钟和数据信号上，引起抖动，降低信噪比。TSW1250EVM的电源树设计清晰地体现了分级供电和噪声隔离的思想。

首先，板卡采用了多路低压差线性稳压器（LDO）为核心器件供电，例如TPS76750QPWP（输出5V和3.3V）、TPS76733QPWP（输出3.3V）、TPS76701QPWP（输出1.0V）以及TPS76933DBVT（输出3.3V）。LDO相比开关稳压器（DCDC）具有极低的输出噪声和优异的电源抑制比（PSRR），这对于模拟前端、时钟电路和高速串行器的供电至关重要。虽然效率较低，但在评估板上，稳定性和噪声性能是首要考虑。

特别值得注意的是PTH03000W这款模块。它是一个非隔离的开关电源模块。在BOM中，它可能用于为某些对效率要求高、对噪声相对不敏感的数字电路部分供电，或者作为前级电源。其选用表明了在整体电源规划中，工程师权衡了效率与噪声，采用了混合供电策略：开关电源提供高效的主干功率，LDO则作为“清洁工”为噪声敏感电路提供纯净的二次稳压。

实操心得：LDO的旁路电容配置查看BOM中围绕LDO的电容，例如为TPS76733配备的输入输出电容（如10μF的钽电容和0.1μF的陶瓷电容），这不仅仅是遵循数据手册。大容量钽电容（如47μF）用于应对负载瞬态变化，提供储能；而小容量、低ESL的陶瓷电容（如0.1μF）则紧靠芯片引脚放置，用于滤除高频噪声。这种“一大一小”或“一大两小”的搭配是高速电源设计的黄金法则。BOM中明确列出了不同容值和封装的电容，就是在指导布局时如何分布这些去耦电容。

2.2 信号链路与端接：确保LVDS信号纯净传输

LVDS信号链路的完整性始于正确的端接。BOM中出现了多组22Ω和49.9Ω的电阻（如R27-R30, R60-R63为22Ω，R53, R54为49.9Ω）。

标准的LVDS接收端需要在差分线对之间并联一个100Ω的端接电阻，以匹配传输线的差分阻抗，吸收信号能量防止反射。那么49.9Ω的电阻很可能是用于并联组成接近100Ω的端接（两个49.9Ω并联约等于100Ω），或者用于某些特定的阻抗微调。而22Ω的电阻则可能串联在LVDS发送端或接收端，用作源端串联阻尼电阻。其作用是减少信号过冲/下冲，平滑边沿，虽然会略微增加上升时间，但能显著改善信号完整性，尤其是在驱动长距离传输线或连接器时。

注意事项：电阻的精度与功耗BOM中这些电阻的精度多为1%（如ERJ-3EKF系列），这确保了阻抗匹配网络的精确性，对于控制差分阻抗的一致性至关重要。同时，其功率多为1/10W或1/16W，需要根据信号摆幅和电阻值核算实际功耗。例如，对于LVDS信号（典型摆幅350mV），流经100Ω端接电阻的电流约为3.5mA，单个电阻功耗仅为约1.2mW，远低于额定功率，设计是安全的。

2.3 时钟与去耦：系统时序的基石

时钟是数字系统的“节拍器”。BOM中的LV7745DEV-200MHz晶体振荡器为系统提供精准的时钟源。高速时钟信号对电源噪声极其敏感，因此其电源引脚的去耦电容配置尤为关键。

BOM中为时钟电路配置了多种容值的去耦电容，例如0.1μF、0.01μF甚至pF级别的电容（如C73, C75的33pF，标注为NOT INSTALLED）。这里体现了去耦电容的“频段覆盖”策略：大电容（μF级）应对低频噪声，中电容（0.1μF级）应对中频噪声，小电容（pF级）则用于滤除极高频率的噪声。NOT INSTALLED的选项为工程师在调试阶段提供了灵活性，可以根据实际测试的电源噪声频谱，决定是否焊接这些高频去耦电容。

常见问题：去耦电容的谐振频率选择去耦电容时，不能只看容值，更要关注其自谐振频率（SRF）。理想的电容在SRF处阻抗最低，滤波效果最好。例如，一个0603封装的0.1μF X7R陶瓷电容，其SRF可能在几十MHz；而一个33pF的电容，其SRF可能高达几百MHz甚至GHz。BOM中搭配使用不同容值、不同封装的电容，目的就是为了在从KHz到GHz的宽频带范围内，都为电源网络提供一个低阻抗路径，将噪声短路到地。

3. 八层PCB层叠设计与布局策略精讲

如果说BOM定义了“用什么”，那么PCB层叠结构和布局则决定了“怎么放”。TSW1250EVM采用了八层板设计，这是一种在复杂度和性能之间取得良好平衡的经典选择，非常适合高速数字与混合信号系统。

3.1 层叠结构解读：构建稳定的信号与电源参考平面

根据文档中的层叠图（Figure 24），我们可以推断出其典型的八层堆叠顺序。一个合理的高速八层板堆叠通常遵循“信号-地-信号-电源-地-信号-地-信号”或类似对称原则，以确保每个信号层都有紧邻的完整参考平面。

  1. Top Layer (Layer 1 - 信号层)：主要放置关键的高速信号线（如LVDS差分对）、关键元器件（如连接器、BGA芯片的外圈引脚）以及少量的精细走线。顶层便于调试和焊接。
  2. Layer 2 (GND1 - 接地层)：这是第一个完整的地平面，为顶层信号提供最近的返回路径。保持此层的完整性至关重要，应尽量避免被高速信号线分割。
  3. Layer 3 (PWR1 - 电源层)：这是一个电源分配层。文档中标注为PWR1，可能用于分配核心电压（如1.0V， 1.2V）或I/O电压（如3.3V）。电源平面同样可以作为信号的参考平面，但需注意其噪声水平。
  4. Layer 4 (GND2 - 接地层)：第二个完整地平面。它与Layer 3的电源平面构成一个耦合紧密的平面对，形成天然的平板电容，有助于高频去耦。同时它为中间信号层提供参考。
  5. Layer 5 (信号层)和Layer 6 (信号层)：这两个是内层信号层，通常用于布设密度较高的普通速度信号、地址数据总线等。它们被GND2和GND3两个地平面夹在中间，形成了理想的带状线结构，对外辐射低，抗干扰能力强。
  6. Layer 7 (GND3 - 接地层)：第三个完整地平面，为底层信号提供参考。
  7. Layer 8 (Bottom Layer - 信号层)：底层，功能与顶层类似，用于布设信号和放置元器件。对于底部有BGA封装的芯片，底层也用于扇出内层信号。

为什么是八层？四层板通常难以在密集BGA扇出和复杂电源系统的同时，为所有高速信号提供完整的参考平面。六层板是折中方案，但有时电源种类多时，地层可能被分割得支离破碎。八层板提供了充足的地平面和分割清晰的电源层，能确保每个信号层都有相邻的完整参考平面（地或电源），这是控制阻抗和减少串扰的基础。同时，足够的层数允许使用“地-信号-地”的对称带状线结构，这种结构能提供最稳定的传输线环境。

3.2 高速LVDS差分对布局布线实战要点

在TSW1250EVM上，LVDS差分对（例如连接器J3-J6到解串器芯片之间的走线）的布局是重中之重。

  1. 阻抗控制：LVDS差分阻抗标准通常是100Ω。这需要通过调整差分对的线宽（W）、线间距（S）以及到参考平面的介质厚度（H）来实现。PCB加工厂会根据板厂的特定板材（如FR-4）和层叠结构，提供阻抗计算模型或计算结果。工程师在布局时必须严格按照这个线宽和间距规则来绘制差分对。
  2. 等长匹配：差分对内的P线和N线必须尽可能等长。长度不匹配会导致差分信号变成共模信号，降低噪声抑制能力，并可能引起时序问题。通常要求长度差控制在信号上升时间的十分之一以内。例如，对于1Gbps的信号（周期1ns，上升时间约0.2ns），长度差应控制在(0.2ns / 10) * (光速在介质中的速度，约6英寸/ns) ≈ 0.12英寸（约3mm）以内。布局时需要通过蛇形线（Serpentine）来补偿较短的走线。
  3. 对称性：差分对的两条走线应始终保持平行、等间距，并避免在走线路径上出现不对称的分叉或过孔。如果必须换层，P线和N线应使用一对紧邻的过孔同时换层，并且在每个过孔旁边放置一个回流地过孔，为高速电流提供最短的返回路径。
  4. 远离干扰源：LVDS差分对应远离时钟发生器、开关电源电路、数字总线等噪声源。同时，不同组的差分对之间也应保持足够间距（通常至少3倍线宽），以减少相互间的串扰。
  5. 连接器处的处理：连接器（如J3-J6的Samtec高速连接器）是阻抗不连续点。应确保差分对一直走到连接器焊盘，并保持阻抗一致。连接器下方的接地引脚应良好接地，为信号提供返回路径。

实操心得：使用地平面“护航”在布局时，一个非常有效的技巧是确保高速差分线的正下方始终有一个完整、无分割的地平面。这个地平面不仅是阻抗控制的参考面，更是信号回流的主要路径。任何在地平面上的缝隙或分割，都会迫使回流电流绕远路，形成大的回流环，从而增加辐射和电感，破坏信号完整性。在TSW1250EVM的布局图中，我们可以看到高速信号区域下方的地平面（GND1, GND2）都保持得非常完整。

4. 电源完整性（PI）设计在布局中的体现

电源完整性是信号完整性的基础。噪声大的电源会直接导致信号抖动。

  1. 电源分割与隔离：在Layer 3 (PWR1)和Layer 8 (PWR2)上，会有多个不同的电源域，例如数字核电压（如1.0V）、I/O电压（如3.3V、2.5V）、模拟电压等。这些电源平面需要用“壕沟”（无铜区域）进行隔离，防止噪声通过电源平面耦合。布局时，不同电源域的器件应尽量集中放置在其对应的电源区域上方。
  2. 去耦电容的布局：这是BOM与布局结合最紧密的部分。BOM中列出的各种去耦电容，必须严格按照“就近原则”放置。
    • 大容量储能电容（如10μF, 47μF钽电容）：通常放置在电源入口或芯片电源引脚集群的附近，用于应对低频电流需求。
    • 小容量陶瓷电容（如0.1μF, 0.01μF）：必须尽可能地靠近芯片的每一个电源引脚放置，理想情况是电容的过孔直接打在芯片电源焊盘和地焊盘附近。其目的是最小化电源路径的环路电感，确保高频噪声能被有效滤除。布局图中可以看到，在大型BGA芯片（如U1 FPGA）周围，密密麻麻地分布着大量的0603和0402封装的陶瓷电容。
  3. 电源过孔阵列：为了将电流从电源平面低阻抗地输送到芯片焊盘，需要使用多个电源和地过孔。对于BGA芯片，通常在电源和地焊盘上直接打孔（Via-in-Pad）或采用盘中孔技术，并用多个过孔连接至内部的电源/地平面，以减小过孔电感。

常见问题排查：电源噪声过大如果在测试中发现某路电源噪声超标，首先应检查：

  • 布局：关键的高频去耦电容是否离芯片引脚足够近？电源过孔数量是否充足？
  • BOM：是否选择了合适ESR和SRF的电容？例如，在开关噪声频率点，去耦电容是否工作在谐振点附近（此时阻抗最低）？
  • 层叠：该电源平面是否与其对应的地平面紧密耦合（即介质厚度是否足够薄）？这决定了平面间固有的去耦电容大小。

5. 可制造性设计（DFM）与调试接口的考量

一份优秀的硬件设计，不仅要性能好，还要易于生产和调试。TSW1250EVM的BOM和布局也体现了这一点。

  1. 测试点（Test Point）：BOM中包含了TP7这样的测试点。在布局中，会在关键的网络（如电源、复位信号、时钟、关键控制信号）上放置测试点，方便示波器、逻辑分析仪探头连接。测试点应大小适中，并远离高速信号线以避免引入干扰。
  2. 跳线（Jumper）与拨码开关：BOM中的JP8,J10,J11,J16,J17等跳线座，以及SW3-SW5等拨码开关，为配置和调试提供了灵活性。例如，可以通过跳线选择不同的时钟源、配置FPGA的启动模式，或者隔离某部分电路进行测试。
  3. 丝印与标注：清晰的丝印层（Silkscreen）对于生产和调试不可或缺。它应明确标注元器件位号（如R1, C1）、极性（如电容、二极管）、接口方向（如J1 USB口方向）以及关键的测试点网络名称。
  4. 禁布区与装配要求：布局时需要考虑到元器件（特别是接插件、散热器）和外壳的机械干涉。BOM中提到的STANDOFF（支柱）和SCREW（螺丝）就是用于板卡固定和层叠的。布局时需要为它们预留出足够的安装空间和禁布区。

实操心得：预留“设计余量”在BOM中，我们看到了多个标注为NOT INSTALLED的器件（如C73, C75,L3,R55）。这体现了资深工程师的智慧：在PCB上预留出这些元器件的位置和焊盘。在调试阶段，如果发现需要额外的滤波、端接或阻抗匹配，可以直接焊接上这些预留的元件，而无需改板。这是一种低成本、高效率的风险缓解策略。

6. 从评估板到产品设计的经验迁移

学习TSW1250EVM的设计，最终目的是为了指导我们自己的产品开发。有几点关键经验可以迁移：

  1. 系统化规划电源树：不要孤立地为每个芯片选电源。像TI评估板这样，绘制出整个系统的电源树框图，明确每路电源的电流需求、噪声容限、上电时序，然后据此选择LDO或DCDC，并确定输入输出电容的规格。
  2. 将SI/PI要求前置：在原理图设计阶段，就应明确哪些是高速信号线（速率、拓扑），并初步确定其端接方案、阻抗要求。将层叠设计作为PCB设计的第一个步骤，与板厂充分沟通后确定下来，再开始布局。
  3. 建立自己的“优选器件库”：像BOM中大量使用的Panasonic、Murata、Yageo等品牌的常用阻容，以及TI的电源和接口芯片，都是经过市场长期验证的可靠选择。积累自己的优选库，能提高设计效率、可靠性和采购便利性。
  4. 仿真与测试结合：对于关键的高速链路（如LVDS），在布局布线后，应使用SI仿真工具（如HyperLynx, ADS）进行前仿真，预测信号质量。板卡回来后，必须用高速示波器（配备差分探头）和矢量网络分析仪（VNA）进行实测验证，并与仿真结果对比，不断修正设计规则。

硬件设计是一门平衡的艺术，需要在性能、成本、功耗、面积和开发周期之间做出取舍。TSW1250EVM作为TI的官方评估板，其设计代表了工业级的严谨性和最佳实践。深入剖析它的BOM和PCB布局，就像在观摩一位高段位棋手的棋谱，每一步背后都有其深意。掌握这些背后的“为什么”，并将其融入自己的设计流程，是每一位硬件工程师从入门走向精通的必经之路。记住，好的设计不是偶然，而是对每一个细节的深思熟虑和严格把控。