一、引言
在高速数字系统设计中，电源完整性（Power Integrity, PI）已成为决定系统稳定性和性能的关键因素之一。对于DDR接口而言，随着数据传输速率不断提升（LPDDR4接口可支持高达3733 Mb/s的速度），电源噪声对信号质量的影响日益显著。为了在仿真阶段准确评估电源噪声及其引起的抖动（Power Supply Induced Jitter, PSIJ），芯片供应商通常会提供片上去耦电容的精确模型。
本文提供了DDR电源网络上的片上去耦电容SPICE子电路模型。该模型作为IBIS（Input/Output Buffer Information Specification）仿真的重要补充，能够显著提升电源完整性仿真的准确性。本文将对这一模型的结构、参数含义及其在仿真中的应用进行详细解析。
二、片上去耦电容模型概述
2.1 模型背景
从IBIS 5.0版本开始，功率感知（Power-Aware）IBIS模型被引入，使得同步开关输出（Simultaneous Switching Output, SSO）噪声仿真成为可能。TI提供的IBIS模型即属于功率感知模型。然而，IBIS模型本身通常不包含片上去耦电容器的信息。因此，需要使用独立的SPICE子电路对控制器和DRAM的DDR电源网上的片上去耦电容进行准确建模。
片上去耦模型正是为此目的而设计——它作为一个独立的子电路，需要被添加到 IBIS模型的DIE_VDDS_DDR和VSS引脚之间。
2.2 模型代码解析
该模型的完整SPICE子电路定义如下：
text
* x_decouple DIE_VDDS_DDR vss_die J7ES_ondie_decoupling_alldq .SUBCKT J7ES_ondie_decoupling_alldq DIE_VDDS_DDR vss_die + Cvddq_c DIE_VDDS_DDR DIE_VDDS_DDR_c 2105.86e-12 + Rvddq_c vss_die DIE_VDDS_DDR_c 43e-3 .ENDS
从代码结构可以看