NOR Flash存内计算芯片WTM2101：1.8MB阵列如何实现10倍能效提升？
在人工智能和物联网设备快速普及的今天，边缘计算对芯片的能效比提出了前所未有的严苛要求。传统冯·诺依曼架构中数据搬运带来的功耗瓶颈，使得存算一体技术成为突破能效极限的关键路径。知存科技推出的WTM2101芯片，作为全球首款基于NOR Flash的存算一体商用SoC，以1.8MB存储阵列实现了同等功耗下算力提升10-200倍的突破性表现。这款已量产超千万颗的芯片，究竟通过哪些创新设计颠覆了传统计算范式？
1. 存算一体架构的能效突破原理
存算一体技术的核心价值在于消除"存储墙"效应。传统架构中，数据在存储器和处理器间的频繁搬运会导致两大瓶颈：其一，数据搬运功耗可占总功耗的60%以上；其二，存储器带宽限制使计算单元长期处于"饥饿"状态。WTM2101通过将计算功能直接嵌入NOR Flash阵列，实现了数据"就地计算"的革命性变革。
阈值电压调制计算机制是该芯片的核心创新。与传统NOR Flash仅用于数据存储不同，WTM2101的每个存储单元都被重构为可编程电阻器件。通过精确控制浮栅中的电荷量，每个单元可呈现256级不同的阈值电压（Vth）状态，这些状态直接对应神经网络中的权重值。当输入电压施加在位线(BL)上时，存储单元的导通电流遵循公式：
Icell = β(Vgs - Vth)²其中β为工艺相关参数，Vgs为栅源电压。阵列中多个单元的电流在字线(WL)上自然求和，通过欧姆定律和基尔霍夫电流定律完成乘累加(MAC)运算。这种模拟计算方式使得单个读操作就能完成传统架构需要数十个时钟周期的矩阵运算。
与SRAM存算方案相比，NOR Flash具备三大先天优势：
- 非易失性：断电后权重数据不丢失，节省了SRAM必需的刷新功耗
- 高密度：单晶体管结构比6T-SRAM节省80%面积
- 多值存储：单个单元可存储3-4bit权重，SRAM仅能存储1bit
图：传统NOR Flash存储单元(左)与存算优化单元(右)的结构对比
2. 关键电路设计创新
要实现高精度模拟计算，WTM2101必须解决NOR Flash固有的阈值电压漂移问题。芯片采用了三项关键技术：
2.1 动态电压补偿技术
通过集成在阵列周边的电压补偿电路，实时监测环境温度和工作电压变化，动态调整读取偏置电压。补偿算法基于查找表(LUT)实现，其参数在芯片测试阶段通过自动化校准流程写入OTP存储器。实测数据显示，该技术将Vth漂移引起的计算误差降低至±0.5LSB以内。
2.2 分级式模拟-数字转换
芯片采用两级ADC架构优化能效：
- 第一级8-bit SAR ADC完成粗量化
- 第二级4-bit增量式Σ-Δ ADC进行精细校正 这种结构相比传统12-bit单级ADC节省了63%的转换功耗。关键参数对比如下：
| ADC类型 | 分辨率 | 功耗(mW) | 转换时间(ns) |
|---|---|---|---|
| 传统Pipeline | 12-bit | 3.2 | 40 |
| 分级混合型 | 12-bit | 1.2 | 65 |
2.3 自适应电荷泵设计
针对擦写操作的高压需求(通常需要10-12V)，芯片集成了可重构电荷泵网络：
module adaptive_charge_pump( input clk, rst, input [3:0] vtarget, output reg vout ); // 动态级联控制逻辑 always @(posedge clk) begin if (vout < vtarget) pump_stages <= pump_stages + 1; else pump_stages <= pump_stages - 1; end endmodule该设计根据实时负载动态调整泵电路级数，使能量效率提升至82%，远超传统固定架构的65%。
3. 异构计算架构设计
WTM2101采用创新的"存算阵列+RISC-V+加速引擎"三级架构：
3.1 存算主阵列
1.8MB NOR Flash被划分为36个独立子阵列(Sub-array)，每个包含：
- 512行×128列的存储矩阵
- 本地模拟计算电路(电流镜、ADC等)
- 分布式权重缓存
这种划分实现了计算任务的细粒度并行，典型工作模式下所有子阵列可同时执行不同层的神经网络运算。
3.2 RISC-V控制核心
采用开源RV32IMC指令集，关键增强包括：
- 专用存算指令扩展(CSI)
- 低功耗模式下的时钟门控技术
- 神经网络专用寄存器组
# 存算专用指令示例 csrw 0x310, a0 # 配置存算阵列地址 csrr a1, 0x311 # 读取计算结果 csmac a2, a3 # 触发矩阵乘加操作3.3 数字加速引擎组
包含三个专用模块：
- 激活函数单元：硬件实现ReLU/Sigmoid/Tanh
- 池化引擎：支持Max/Average池化
- 数据重整单元：处理特征图重组
图：WTM2101芯片三级计算架构示意图
4. 实测性能与场景应用
在智能语音场景的基准测试中，WTM2101展现出显著优势：
| 指标 | 传统MCU方案 | WTM2101 | 提升倍数 |
|---|---|---|---|
| 功耗(mW) | 50 | 5 | 10x |
| 唤醒延迟(ms) | 120 | 8 | 15x |
| 语音指令识别率 | 92% | 96% | +4% |
典型应用场景中的能效优化策略包括：
- 动态精度调节：根据网络层重要性切换4-8bit计算精度
- 事件触发计算：仅在检测到有效输入时激活阵列
- 数据复用优化：利用片上320KB RAM缓存中间特征
在华为智能手表上的实测数据显示，持续语音交互场景下芯片平均功耗仅1.8mW，使设备续航延长达3天。
5. 技术演进与挑战
尽管WTM2101已实现商用突破，NOR Flash存算技术仍面临多项挑战：
- 工艺缩放限制：40nm以下节点浮栅可靠性下降
- 阵列规模扩展：大阵列下的IR压降影响计算线性度
- 多芯片互联：存算芯片间的数据同步难题
知存科技下一代产品WTM-8系列已展示出技术演进方向：
- 采用3D堆叠技术实现16MB计算阵列
- 集成光感融合接口
- 支持动态稀疏计算
一位参与芯片设计的工程师透露："我们在测试中发现，通过优化编程算法，阵列的耐久性可从10^5次提升到10^6次。这需要精确控制注入电荷量，就像在钢丝上跳舞。"