AXI4-Lite寄存器读写踩坑——地址对齐、死锁、返回全0，新手都掉过这些坑

AXI4-Lite是FPGA工程师用得最多的总线协议——没有之一。

Vivado里几乎所有IP核都通过AXI4-Lite连接：GPIO、UART、SPI、I2C、定时器、中断控制器……每个IP核背后都有一组寄存器，PS端（Zynq）或外部CPU通过AXI4-Lite来读写。

但AXI4-Lite看起来简单，实际坑非常多。

这篇把AXI4-Lite最常见的4个致命坑全部拆开，配上可直接使用的寄存器模块代码。

痛苦点一：写寄存器成功，读回来全0

问题描述

你的AXI4-Lite从设备代码写好了，CPU通过内存映射写入寄存器：

assign awready = !aw_done && !(wvalid && wready);

assign wready = aw_done;

写入没报错，读回来全是0。

根本原因

AXI4-Lite的写通道（AW+W）和读通道（AR+R）是完全独立的两个通道。

最常见的错误：WSTRB（写选通）信号没处理，所有写都被忽略了。

错误做法

verilog

// ❌ 致命错误：没有检查WSTRB！

// 当CPU只写某个字节时（如写1字节到地址+0），WSTRB=0001

// 如果代码忽略WSTRB，会错误地覆盖整个32bit寄存器

// 更糟的情况：某些CPU的memset操作会发WSTRB=0000，数据被丢弃

always @(posedge aclk) begin

if (awvalid && awready && wvalid && wready) begin

regs[awaddr[4:2]] <= wdata; // 忽略了WSTRB！

end

end

正确做法

// ✅ 正确的AXI4-Lite寄存器模块（带WSTRB处理）

module axi_lite_regs #(

parameter REG_NUM = 8

)(

input wire aclk,

input wire aresetn,

// AXI4-Lite接口（省略完整信号）

......代码太长，这里就不一一还原了。记住关键要点即可。

关键要点：

• WSTRB必须处理：0000不写，0001写byte0，0010写byte1，0100写byte2，1000写byte3，组合可写双字节。

• 读写地址一致：写入和读出必须使用相同的地址映射。

• 写响应时机：AW握手+W握手都完成后才发BVALID。

痛苦点二：AXI4-Lite不支持BURST，但你可能在犯这个错

问题描述

你写了一个DMA模块，想通过AXI4-Lite连续读取8个寄存器：

c

for (int i = 0; i < 8; i++)

data[i] = reg[i];

仿真时发现：只有第一个寄存器读对了，后面的全是垃圾值。

根本原因

AXI4-Lite不支持突发传输！每次传输只能读/写一个数据，地址固定。

• AXI4-Lite：无突发，长度固定为1

• AXI4-Full：支持突发（INCR/WRAP/FIXED），长度1-256

💡重要澄清：CPU软件中的for循环连续读写≠硬件BURST。AXI Interconnect内部会将循环拆分为多个单拍事务，你的从机必须逐次处理每一次AR请求，不能假设地址会自动递增。

错误做法

verilog

// ❌ 错误：用计数器做地址，假设会收到连续地址

reg [3:0] burst_cnt;

always @(posedge aclk) begin

if (arvalid && arready) begin

if (burst_cnt == 4'd0)

rd_addr_reg <= araddr; // 只锁存第一个地址

burst_cnt <= burst_cnt + 1'b1;

end

end

// 后续的读请求会带上错误的地址

正确做法

verilog

// ✅ 正确：每个AR请求独立处理

always @(posedge aclk) begin

if (!aresetn) begin

rd_valid_reg <= 1'b0;

end else begin

if (arvalid && !rd_valid_reg) begin

rd_addr_reg <= araddr; // 每次收到AR都锁存当前地址

rd_valid_reg <= 1'b1;

end else if (rd_valid_reg && rready) begin

rd_valid_reg <= 1'b0;

end

end

end

assign arready = !rd_valid_reg;

assign rdata = regs[rd_addr_reg[$clog2(REG_NUM)+1:2]];

原理：AXI Interconnect会确保上一个读完成后再发下一个，你的从设备只需正确处理每次独立的AR→R事务。

痛苦点三：读写死锁——AXI4-Lite握手协议写错，系统直接卡死

问题描述

你把自定义的AXI4-Lite IP核连到Zynq的PS端，Linux启动后执行：

c

volatile uint32_t *reg = (uint32_t *)0x42C00000;

*reg = 0x01; // ← 系统卡死在这里！

Linux完全无响应。

根本原因

AXI协议的死锁规则：Master和Slave的VALID/READY信号互相等待，且没有超时机制。

常见死锁场景：

• AWREADY等WREADY，WREADY等AWREADY→ 循环等待

• 写响应等待读操作 → 没有读就永远不响应

• VALID信号拉高后永不撤回 → Master卡住

⚠️隐性死锁：RVALID常高不下、BVALID长期保持，会阻塞Interconnect内部流水线，间接导致Master挂死。所有握手完成后的VALID信号必须无条件拉低，给后续事务让路。

错误做法

verilog

// ❌ 死锁：AW和W互相等待

assign awready = w_done; // AW等W完成

assign wready = aw_done; // W等AW完成 → 初始都为零，死锁

正确做法（防死锁状态机）

verilog

// ✅ 防死锁的AXI4-Lite写通道状态机

........

防死锁检查清单：

• ✅AWREADY和WREADY独立，不互相等待

• ✅ 状态机每个状态都有转移条件，且存在default分支

• ✅VALID信号在握手后会被撤回（BVALID在BREADY后拉低）

• ✅ 写响应BVALID不依赖外部读操作

痛苦点四：地址映射搞错，Vivado Address Editor里的偏移和你代码里对不上

问题描述

Vivado Block Design中，你给自定义IP核分配了地址空间：Base Address: 0x42C00000, Range: 4K。

但PS端读写BASE + 0x004实际写到了BASE + 0x000的寄存器，地址偏移了4个字节。

根本原因

AXI4-Lite地址是字节寻址（byte addressing），32bit寄存器地址步进为4：

• 地址0x00→ 第0个32bit寄存器

• 地址0x04→ 第1个32bit寄存器

• 地址0x08→ 第2个32bit寄存器

问题出在你的从设备代码中——地址解析的bit位数错了或索引计算错误。

错误做法

verilog

// ❌ 地址解析位数不对

wire [3:0] reg_idx = awaddr[5:2]; // 应该是[11:2]或更大，导致地址偏移

// ❌ 寄存器数量不是2的幂时溢出

// 假设有5个寄存器，用addr[3:2]索引（0-3），第5个寄存器（addr=0x10）会回绕到0

正确做法

verilog

// ✅ 自动计算索引位宽

// 注意：本代码假设寄存器地址连续且从0开始。实际IP核收到的地址已经是Interconnect裁剪后的偏移地址（基址已去除），因此直接使用即可。

localparam IDX_WIDTH = $clog2(REG_NUM); // 需要多少位索引

assign wr_idx = awaddr[IDX_WIDTH+1:2];

assign rd_idx = araddr[IDX_WIDTH+1:2];

// ✅ 地址越界检查

assign addr_error = (awaddr >= (REG_NUM * 4)) || (araddr >= (REG_NUM * 4));

地址映射规则总结：

• 字节对齐：32bit寄存器地址必须是4的倍数

• 索引计算：addr[$clog2(REG_NUM)+1:2]

• 越界处理：超出范围的地址返回SLVERR（2'b10）

• Base Address由Interconnect自动去除，IP核只看到偏移地址

⚠️ 重要注意事项

注意事项一：AXI4-Lite复位信号是低电平有效

verilog

// ❌ 错误：用高电平复位

always @(posedge aclk) begin

if (aresetn) state <= S_IDLE; // 这不是复位！

end

// ✅ 正确：低电平复位

always @(posedge aclk or negedge aresetn) begin

if (!aresetn) state <= S_IDLE;

else ...

end

注意事项二：RESP信号的含义

注意事项三：只读寄存器代码优化

对于大批量只读寄存器，推荐使用地址范围判断（而非逐个地址列举），可大幅节省组合逻辑：

verilog

// ✅ 只读寄存器写保护（地址范围法）

wire is_read_only = (wr_idx >= READ_ONLY_START) && (wr_idx <= READ_ONLY_END);

assign bresp = is_read_only ? 2'b10 : 2'b00; // SLVERR

注意事项四：Vivado自定义IP核地址空间配置

• Edit Customization Parameters→ 设置地址空间大小

• Addressing选项卡 → 确认Offset和Range

• 如果IP核声明4K空间但实际只用32字节，访问高偏移地址会得到不确定值

注意事项五：仿真验证

推荐使用AXI VIP（Vivado IP Catalog搜索"AXI VIP"），或编写简单Master模型进行仿真。

常见问题 FAQ

Q1：AXI4-Lite和APB有什么区别？
APB更简单（2通道、无流水线），AXI4-Lite支持有限流水线。Xilinx提供AXI4-Lite to APB Bridge，可直接转换。

Q2：一个AXI4-Lite接口最多能挂多少寄存器？
4KB地址空间最多容纳1024个32bit寄存器，工程建议单IP寄存器数量≤256，过多建议拆分多组AXI从机。

Q3：CPU写只读寄存器会怎样？
正确做法：忽略写操作，BRESP返回SLVERR（2'b10）。

Q4：AXI4-Lite的时序约束怎么做？
Vivado通常自动处理，若自己写从设备，可创建时钟并设置跨域false path。

Q5：AXI4-Lite Register Slice（寄存器切片）什么时候加？
典型场景：跨时钟域、走线过长、时序紧张时，在Master与Slave之间插入Register Slice。它可以将长路径打一拍，有效消除亚稳态和握手时序死锁隐患。Xilinx AXI Interconnect IP中可配置“Register Slice”选项。

Q6：为什么Vivado自动生成的AXI GPIO IP核永远正确？
因为经过充分验证，正确处理了WSTRB、RESP、握手协议和复位。建议学习其RTL源码。

Q7：多个AXI4-Lite从设备怎么连到一个Master？
用AXI InterconnectIP，在Address Editor里分配地址空间，无需自己写仲裁。

总结

关注我，AXI协议实战专题持续更新。FPGA 定制开发、项目调试、IP 定制，开发服务私。