1. 盘古PGX-MINI-4K开发板硬件解析
紫光同创盘古PGX-MINI-4K开发板是一款基于国产FPGA芯片PGC4KD-6ILPG144设计的嵌入式开发平台。作为紫光同创Compa系列的主力产品，这块开发板在硬件设计上充分考虑了教学实验和工业原型开发的双重需求。
1.1 核心芯片特性
PGC4KD-6ILPG144芯片采用40nm工艺制程，具有以下关键参数：
- 逻辑单元：4K LUTs（查找表）
- 存储资源：288Kb Block RAM
- DSP模块：16个18x18乘法器
- 最大用户IO：144个
- 工作电压：核心1.2V，IO 3.3V/2.5V/1.8V可配置
这个规格对于数字逻辑教学和中等复杂度的工业控制应用已经足够。特别是在时序逻辑设计教学中，4K LUTs的资源可以轻松容纳多个状态机模块。
1.2 开发板外设接口
开发板的硬件布局非常注重实用性：
- 调试接口：板载JTAG调试口，支持Pango Design Suite直接烧录
- 存储配置：双启动Flash设计（32Mbit + 16Mbit）
- 用户IO：通过2个40pin扩展口引出全部可用IO
- 时钟源：50MHz主时钟 + 用户可编程时钟电路
- 基础外设：4个用户LED、4个拨码开关、2个独立按键
特别值得注意的是板载的JTAG调试接口，它采用了标准的10pin 1.27mm间距连接器，与市面上大多数调试器兼容。在实际教学中，我发现这种设计大大简化了硬件连接过程。
2. 序列检测器的设计原理
序列检测器是数字逻辑设计中的经典案例，它能够识别输入信号中的特定模式。在本次实验中，我们将实现一个"1101"序列检测器。
2.1 状态机建模
采用Moore型状态机设计，共需5个状态：
- S0：初始状态（无匹配）
- S1：检测到第一个'1'
- S2：检测到"11"
- S3：检测到"110"
- S4：检测到完整序列"1101"
状态转移条件如下表所示：
| 当前状态 | 输入 | 下一状态 | 输出 |
|---|---|---|---|
| S0 | 1 | S1 | 0 |
| S0 | 0 | S0 | 0 |
| S1 | 1 | S2 | 0 |
| S1 | 0 | S0 | 0 |
| S2 | 1 | S2 | 0 |
| S2 | 0 | S3 | 0 |
| S3 | 1 | S4 | 1 |
| S3 | 0 | S0 | 0 |
| S4 | 1 | S1 | 0 |
| S4 | 0 | S0 | 0 |
2.2 Verilog实现要点
在FPGA上实现时需要注意几个关键点：
- 状态编码：建议使用独热码(one-hot)编码，虽然占用更多寄存器但能提高时序性能
- 异步复位：必须正确处理复位信号，确保状态机可预测
- 输入同步：对外部输入信号进行两级寄存器同步，避免亚稳态
module seq_detector( input clk, input rst_n, input data_in, output reg det_out ); // 状态定义 parameter S0 = 3'b000; parameter S1 = 3'b001; parameter S2 = 3'b010; parameter S3 = 3'b011; parameter S4 = 3'b100; reg [2:0] current_state, next_state; // 状态寄存器 always @(posedge clk or negedge rst_n) begin if(!rst_n) current_state <= S0; else current_state <= next_state; end // 状态转移逻辑 always @(*) begin case(current_state) S0: next_state = (data_in == 1'b1) ? S1 : S0; S1: next_state = (data_in == 1'b1) ? S2 : S0; S2: next_state = (data_in == 1'b1) ? S2 : S3; S3: next_state = (data_in == 1'b1) ? S4 : S0; S4: next_state = (data_in == 1'b1) ? S1 : S0; default: next_state = S0; endcase end // 输出逻辑 always @(posedge clk or negedge rst_n) begin if(!rst_n) det_out <= 1'b0; else det_out <= (next_state == S4); end endmodule3. Pango Design Suite开发环境配置
紫光同创提供了完整的开发工具链Pango Design Suite，以下是环境搭建的具体步骤：
3.1 软件安装
- 从紫光同创官网下载最新版Pango Design Suite（当前版本v1.5）
- 安装时选择完整组件（包括综合器、布局布线器和编程工具）
- 安装USB驱动（用于JTAG调试）
- 安装完成后需要申请30天试用license或使用教育版授权
注意：安装路径不要包含中文或特殊字符，否则可能导致综合工具异常
3.2 工程创建流程
- 新建工程：File → New Project
- 选择器件型号：PGC4KD-6ILPG144
- 设置约束文件：指定时钟频率（50MHz）和IO分配
- 添加设计文件：将Verilog源代码加入工程
- 运行综合：Processing → Start Compilation
在工程配置中，我强烈建议将"Optimization Goal"设置为"Balanced"，这样能在时序和资源占用间取得较好平衡。对于教学项目，不需要过度追求频率优化。
4. 实验步骤详解
4.1 硬件连接
- 使用USB线连接开发板的调试接口
- 将拨码开关SW1设置为JTAG模式（全部拨到ON位置）
- 连接电源（5V/2A适配器或USB供电）
- 使用杜邦线将按键连接到FPGA的IO（建议使用K1作为数据输入）
4.2 程序设计流程
- 编写序列检测器Verilog代码（如2.2节所示）
- 创建约束文件(.pdc)，关键约束示例：
create_clock -name clk -period 20 [get_ports clk] set_input_delay -clock clk 2 [get_ports data_in] set_output_delay -clock clk 2 [get_ports det_out] set_property -dict {PACKAGE_PIN C17 IOSTANDARD LVCMOS33} [get_ports clk] set_property -dict {PACKAGE_PIN D12 IOSTANDARD LVCMOS33} [get_ports data_in] set_property -dict {PACKAGE_PIN E11 IOSTANDARD LVCMOS33} [get_ports det_out]- 运行综合与实现
- 生成比特流文件(.bit)
- 通过JTAG下载到开发板
4.3 功能验证方法
- 使用按键模拟数据输入（按下为1，释放为0）
- 按顺序输入1-1-0-1组合
- 观察LED指示灯（连接det_out）：
- 正确序列时LED亮起
- 错误序列保持熄灭
- 可尝试以下测试序列：
- 1-1-0-1（应触发）
- 1-0-1-1（不触发）
- 1-1-1-0-1（不触发）
- 1-1-0-0-1（不触发）
5. 常见问题与调试技巧
5.1 综合警告处理
在开发过程中可能会遇到以下典型警告：
时钟约束缺失：
- 现象：Timing约束报告中显示"Unconstrained Paths"
- 解决：确保在.pdc文件中正确定义了create_clock
IO标准不匹配：
- 现象：I/O Assignment警告"Conflicting I/O Standards"
- 解决：检查set_property中的IOSTANDARD是否一致
信号同步问题：
- 现象：功能仿真正常但实际运行不稳定
- 解决：为异步输入添加两级同步寄存器
5.2 实测波形分析
使用SignalTap逻辑分析仪（Pango内置工具）进行调试：
- 添加待观察信号：clk、data_in、current_state、det_out
- 设置触发条件：如data_in上升沿
- 采样深度设置为1K足够
- 运行后可以清晰看到状态转移过程
一个典型的正确波形应该显示：
- data_in输入1-1-0-1序列
- current_state按S0→S1→S2→S3→S4顺序变化
- 最后一个周期det_out变为高电平
5.3 进阶优化建议
状态编码优化：
- 教学演示：使用二进制编码节省资源
- 实际应用：使用独热码提高时序性能
输入防抖处理：
- 添加按键消抖模块
- 典型消抖时间20ms
扩展功能：
- 添加序列长度可配置功能
- 实现并行多序列检测
- 添加错误计数器统计
在实际教学中，我发现学生最容易犯的错误是忽略了异步复位信号的处理。一定要确保rst_n信号在Verilog代码的敏感列表中正确声明，并且在所有时序逻辑中都被正确处理。另一个常见问题是状态机的输出逻辑设计不当，特别是在Mealy和Moore型选择上容易混淆。