一、系统架构
PS 负责控制，DMA 通过 AXI Stream 与加速器交互完成计算，并经由 SmartConnect 以 AXI4 Full 桥接 PS 的 HP0 端口实现与 DDR 的高速数据搬运，构成控制与数据分离的异构计算架构。
二、block design
三、最终效果
电脑端发送图片给FPGA板子，FPGA返回识别结果给电脑端。
输入图片：
UART接收结果：
四、完整的项目文件及实验报告在
https://gitee.com/wangwei2100/minst_convlution