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MSPM0 I2C DMA触发机制详解：从FIFO事件到高效数据流

MSPM0 I2C DMA触发机制详解：从FIFO事件到高效数据流
📅 发布时间：2026/7/24 3:27:58

1. 项目概述与核心价值

在嵌入式系统开发中，尤其是涉及传感器数据采集、显示屏刷新或与外部存储器通信的场景，I2C总线的数据传输效率往往是性能瓶颈之一。传统的轮询或中断服务程序（ISR）处理每个字节的方式，不仅会消耗大量CPU时间，还会引入不可预测的延迟，影响系统的实时响应能力。直接内存访问（DMA）技术正是为了解决这一问题而生，它允许外设与内存之间直接进行数据搬运，将CPU从繁重的数据搬移任务中解放出来，使其能够专注于更复杂的逻辑运算和系统调度。

然而，仅仅启用DMA并不足以发挥其最大效能。关键在于如何“聪明地”触发DMA传输。是让DMA不停地搬运，还是只在数据“准备好”或“需要被取走”的精确时刻才启动一次传输？后者显然更高效、更节能。这就是DMA触发机制设计的精髓所在。本文将以德州仪器（TI）MSPM0系列微控制器中的I2C模块为例，深入剖析其DMA触发事件与中断管理的寄存器级配置。我们将超越手册的简单罗列，结合实际的工程经验，探讨如何将I2C的FIFO状态（例如发送FIFO空、接收FIFO达到阈值）配置为DMA通道的启动信号，并配合完善的中断状态机，构建一个高效、稳定且易于维护的事件驱动型数据流管道。无论你是正在优化现有I2C通信性能的工程师，还是希望深入理解外设与DMA协同工作原理的学习者，这篇文章都将提供从原理到实操的完整路径。

2. I2C DMA触发机制深度解析

2.1 DMA触发的基本模型与核心寄存器

在MSPM0的I2C模块中，DMA触发并非一个独立的、神秘的功能，而是其事件-动作架构的自然延伸。整个系统的核心思想是：将I2C内部的各种状态事件（Event）映射到特定的DMA触发信号（Trigger）上，从而在特定条件满足时，自动发起DMA请求。

实现这一映射的核心是DMA_TRIG0和DMA_TRIG1这两个事件管理寄存器。它们可以被看作是两个“信号路由器”，每个寄存器对应一个DMA通道（Channel）。图22-17清晰地展示了这一架构：每个DMA通道可以从一组预定义的事件源中选择一个作为其触发条件。这些事件源主要围绕FIFO状态设计，具体包括：

  • MRXFIFOTRG: 主控制器（Controller）接收FIFO达到触发阈值。
  • MTXFIFOTRG: 主控制器发送FIFO达到触发阈值（通常指FIFO中的数据量少于或等于某个值，需要填充）。
  • SRXFIFOTRG: 从设备（Target）接收FIFO达到触发阈值。
  • STXFIFOTRG: 从设备发送FIFO达到触发阈值。

为什么是FIFO状态作为触发源？这是出于效率和实时性的双重考虑。I2C通信是字节级的，如果每个字节都触发一次DMA，会产生大量微小且频繁的DMA请求，效率低下且可能占用总线带宽。而FIFO作为一个小的缓冲区，可以暂存多个字节。通过设置触发阈值（例如，当接收FIFO中有4个字节时），我们可以让DMA一次性搬运多个数据，将多次单字节操作合并为一次批量操作，显著减少DMA事务的开销和CPU的中断响应次数。这是一种典型的“批处理”优化思想。

配置流程的精髓：

  1. 选择事件源：根据你的数据传输方向（发送或接收）和角色（主或从），在DMA_TRIGx寄存器中，将对应的事件源位使能。例如，如果你希望使用DMA通道1来自动填充主控制器的发送FIFO，就应配置DMA_TRIG1的触发源为MTXFIFOTRG。
  2. 设置FIFO触发阈值：光选择事件源还不够，必须告诉I2C模块，FIFO达到什么状态才算“触发”。这需要通过CFIFOCTL（控制器FIFO控制）和TFIFOCTL（目标FIFO控制）寄存器中的TXTRIG和RXTRIG字段来配置。例如，设置TXTRIG=2意味着当发送FIFO中剩余的数据量小于等于2个字节时，产生MTXFIFOTRG事件。
  3. 连接DMA通道：在DMA控制器本身的配置中，你需要将I2C模块对应的这个触发事件（例如I2C0_DMA_TRIG1）指定为某个DMA通道的启动信号。

注意：DMA_TRIG0/1寄存器本身并不直接产生DMA请求，它们只是事件选择器。真正的DMA请求信号是由I2C模块在所选事件发生时，根据EVT_MODE寄存器的配置，通过特定的事件线输出给DMA控制器的。EVT_MODE寄存器决定了事件线是工作在禁用、软件模式（需手动清除RIS）还是硬件模式（自动清除RIS）。对于DMA触发，通常配置为硬件模式（EVTx_CFG = 2），让硬件自动管理事件标志。

2.2 中断状态机与DMA完成的协同

DMA负责数据的自动搬运，但一个完整的事务（例如，发送完100个字节）何时结束？是否有错误发生？这些需要通知CPU进行后续处理（如启动下一次传输、解析数据包、处理错误）。这就是中断管理寄存器登场的时候。

I2C模块为DMA完成事件提供了专门的中断标志，与两个DMA通道相对应：

  • 通道1完成：会置位MDMA_DONE_TX（主发送完成）和MDMA_DONE_RX（主接收完成）中断标志。
  • 通道2完成：会置位SDMA_DONE_TX（从发送完成）和SDMA_DONE_RX（从接收完成）中断标志。

这里有一个关键点需要理解：MDMA_DONE_TX和MTXFIFOTRG虽然都跟发送有关，但扮演的角色截然不同。

  • MTXFIFOTRG是一个“请求”信号，它告诉DMA：“发送FIFO快空了，请赶紧给我送点数据来！” 它触发DMA开始工作。
  • MDMA_DONE_TX是一个“完成”通知，它告诉CPU：“你之前要求DMA搬运的用于发送的那一批数据，已经全部从内存搬移到I2C的FIFO里了。” 它标志着一次DMA传输任务的结束。

中断管理寄存器组（以CPU_INT组为例）的工作流程如下：

  1. 原始状态（RIS）：当DMA完成事件发生时，对应的位（如CDMA_DONE_TX）在RIS（Raw Interrupt Status）寄存器中被硬件自动置1。RIS反映了所有发生的事件，无论是否被屏蔽。
  2. 中断屏蔽（IMASK）：IMASK寄存器是中断的“开关”。如果你希望该事件能产生CPU中断，就需要将对应位置1（取消屏蔽）。RIS & IMASK的结果决定了哪些被使能的事件能继续向下传递。
  3. 被屏蔽的状态（MIS）：MIS（Masked Interrupt Status）寄存器存储的就是上一步“与”操作的结果。只有MIS中的有效位，才会参与中断优先级仲裁，并最终反映到IIDX（中断索引）寄存器中，或者直接向CPU产生中断请求。
  4. 中断服务与清除：CPU进入中断服务程序后，首先读取IIDX可以快速获得最高优先级的中断编号。处理完毕后，必须通过向ICLR（Interrupt Clear）寄存器的对应位写1来清除RIS中的标志位。这是防止中断重复触发的关键步骤。
  5. 软件干预（ISET）：ISET寄存器允许软件手动设置中断事件，这在系统自检、模拟特定条件或调试时非常有用。

一个典型的数据发送场景流程：

  1. CPU初始化DMA，描述符指向要发送的数据缓冲区，并设置传输总量。
  2. CPU配置I2C的DMA_TRIG1为MTXFIFOTRG，并设置CFIFOCTL.TXTRIG=1（FIFO空或剩1字节时触发）。
  3. CPU启动I2C控制器和DMA通道（使能DMA请求）。
  4. I2C开始发送，发送FIFO逐渐被掏空。
  5. 当FIFO数据量 ≤TXTRIG阈值时，MTXFIFOTRG事件发生，触发DMA通道1。
  6. DMA响应请求，从内存搬运一批数据（比如4个字节）到I2C的CTXDATA寄存器（即发送FIFO）。
  7. 重复步骤4-6，直到DMA完成了预设的总传输量。
  8. DMA传输完成，I2C模块置位MDMA_DONE_TX标志。
  9. 若IMASK中对应位已使能，则CPU产生中断。
  10. CPU在中断服务程序中，通过检查RIS或IIDX确认是DMA发送完成中断，然后可以准备下一批数据或进行其他收尾工作，最后写ICLR清除中断标志。

3. 关键寄存器配置实操详解

理解了原理，我们进入实战环节。下面将分步详解如何配置寄存器，实现一个基于DMA触发的I2C主设备发送流程。假设我们使用DMA通道1来处理主控制器发送。

3.1 第一步：I2C模块基础与FIFO配置

在配置DMA触发之前，必须确保I2C模块本身已正确初始化。这包括时钟、引脚、速率等基本配置，此处不赘述。我们重点关注与DMA触发相关的FIFO设置。

// 假设 I2C0 基地址定义为 I2C0_BASE // 1. 使能I2C控制器功能 HWREG(I2C0_BASE + I2C_CCR) |= I2C_CCR_ACTIVE_MASK; // 2. 配置控制器发送FIFO触发阈值 // 我们希望当发送FIFO完全空时，触发DMA来填充数据。 // TXTRIG = 0 表示 FIFO为空时触发 (TXFIFOCNT == 8) HWREG(I2C0_BASE + I2C_CFIFOCTL) = (0x0 << I2C_CFIFOCTL_TXTRIG_S); // TXTRIG = 0 // 3. （可选）配置控制器接收FIFO触发阈值，以备接收时使用 // 例如，当接收FIFO中有4个字节时，触发DMA读取。 // RXTRIG = 4 表示 FIFO中数据 >= 5字节时触发？注意文档描述：0=>=1, 1=>=2, 4=>=5 // 根据手册，0对应>=1字节。我们设置为2，即>=3字节时触发。 HWREG(I2C0_BASE + I2C_CFIFOCTL) |= (0x2 << I2C_CFIFOCTL_RXTRIG_S); // RXTRIG = 2 // 4. 刷新FIFO，确保从一个干净的状态开始 HWREG(I2C0_BASE + I2C_CFIFOCTL) |= I2C_CFIFOCTL_TXFLUSH_MASK; // 等待刷新完成 (TXFLUSH位由硬件清除，或检查CFIFOSR.TXFIFOCNT == 8) while (HWREG(I2C0_BASE + I2C_CFIFOSR) & I2C_CFIFOSR_TXFLUSH_MASK) { // 等待 }

关键细节与避坑指南：

  • TXTRIG与RXTRIG的含义：务必仔细阅读手册。对于发送FIFO，TXTRIG定义的是“小于等于”某个值时触发，因为我们需要在FIFO变空前补充数据。对于接收FIFO，RXTRIG定义的是“大于等于”某个值时触发，因为我们需要在FIFO有足够数据后才批量读取。理解反了会导致DMA无法触发或触发不及时。
  • FIFO深度：MSPM0的I2C FIFO深度通常是8字节。这意味着TXTRIG和RXTRIG的值不能超过7。设置时要考虑DMA的突发传输大小，理想情况下，一次DMA传输能填满或清空FIFO的大部分空间。
  • 刷新操作：在启动DMA或改变FIFO配置前，进行FIFO刷新是一个好习惯，可以避免残留数据导致的状态混乱。注意刷新操作是异步的，需要等待其完成。

3.2 第二步：配置DMA触发事件源

接下来，我们将特定的FIFO事件路由到DMA触发通道。

// 配置 DMA_TRIG1 事件管理寄存器，将其触发源设置为“主控制器发送FIFO触发”(MTXFIFOTRG) // 我们需要找到 DMA_TRIG1 寄存器中对应 MTXFIFOTRG 的位域。根据手册，这通常是通过设置某个事件选择字段来实现。 // 注意：不同型号的MSPM0，此寄存器的字段名和偏移量可能略有不同。以下为逻辑示例。 // 假设通过设置 DMA_TRIG1.EVTSEL = 某个值 来选择 MTXFIFOTRG。 // 首先，需要确认 DMA_TRIG1 寄存器的地址。根据提供的寄存器列表，DMA_TRIG1 相关的中断寄存器组偏移从 0x1050 开始。 // 但事件选择可能在其他寄存器（如 EVT_MODE 或独立的 TRIGx_CFG 寄存器）。根据图22-17和文本描述，DMA_TRIG1 本身是一个“事件管理寄存器”。 // 在提供的片段中，DMA_TRIG1 对应的中断索引寄存器(IIDX)在 0x1050，掩码(IMASK)在 0x1058。 // 这表明 DMA_TRIG1 通道关联的事件是固定的几个FIFO触发事件（CRXFIFOTRG, CTXFIFOTRG, TRXFIFOTRG, TTXFIFOTRG）。 // 因此，配置很可能是通过使能 DMA_TRIG1 的 IMASK 寄存器中对应的位来实现。 // 使能 DMA_TRIG1 通道上的“控制器发送FIFO触发”事件，以产生DMA请求。 // 设置 DMA_TRIG1 的 IMASK 寄存器 (偏移 0x1058) 的 CTXFIFOTRG 位 (位1)。 HWREG(I2C0_BASE + I2C_DMA_TRIG1_IMASK) |= (1 << 1); // 使能 CTXFIFOTRG 事件 // 同时，也需要在 CPU_INT 中断组中，使能对应的DMA完成中断，以便在DMA传输完成后得到通知。 // 使能 CPU_INT 组的 CDMA_DONE_TX 中断 (主控制器DMA发送完成)。 HWREG(I2C0_BASE + I2C_IMASK) |= I2C_IMASK_CDMA_DONE_TX_MASK;

配置逻辑解析：

  1. 选择触发通道：我们计划使用DMA通道1，因此操作DMA_TRIG1相关的寄存器。
  2. 映射事件源：我们希望“主控制器发送FIFO空”事件来触发DMA。这个事件在I2C模块内部被称为CTXFIFOTRG（Controller TX FIFO Trigger）。我们需要在DMA_TRIG1_IMASK寄存器中使能这个事件。使能IMASK位，意味着允许该事件产生一个输出信号（即DMA触发请求）。
  3. 使能完成中断：DMA传输完成后，我们需要一个中断来通知CPU。这个中断信号 (CDMA_DONE_TX) 属于CPU_INT组，因此需要在主中断屏蔽寄存器IMASK中使能它。这是两个不同的中断路径：一个通向DMA控制器（触发传输），另一个通向CPU（通知完成）。

3.3 第三步：配置事件模式与DMA控制器

现在需要设置事件线的工作模式，并配置DMA控制器本身。

// 配置事件线模式为硬件模式，以便事件发生后硬件自动清除标志，适合DMA连续触发。 // EVT_MODE 寄存器 (偏移 0x10E0) 的 INT1_CFG 字段对应 DMA_TRIG1。 // 2 = 硬件模式 (Hardware mode) HWREG(I2C0_BASE + I2C_EVT_MODE) &= ~(0x3 << 2); // 先清除位[3:2] HWREG(I2C0_BASE + I2C_EVT_MODE) |= (0x2 << 2); // 设置 INT1_CFG = 2 // 配置DMA控制器（此处为伪代码，具体寄存器取决于使用的DMA控制器，如uDMA） // 假设使用通道1，并已配置好源地址（内存数组）、目的地址（I2C0->CTXDATA）、传输数量等。 // 关键一步：将DMA通道的触发源设置为 I2C0 的 DMA_TRIG1 事件。 // 例如，在uDMA中，可能需要设置通道控制字中的触发源选择字段。 // DMAControlRegister = DMA_CTRL_SRC_INC | DMA_CTRL_DST_INC_NONE | ...; // DMACfg->triggerSource = UDMA_TRIGGER_I2C0_TX; // 具体宏名称需查手册 // 使能DMA通道。 // dmaEnableChannel(DMA_CHANNEL_1);

模式选择的重要性：

  • 软件模式（1）：事件发生后，RIS标志位会保持置位，直到软件向ICLR寄存器写入1来清除它。这适用于需要CPU明确确认和处理的场景，但不适合DMA触发，因为DMA需要连续、自动的触发信号。如果标志位不清除，后续事件可能无法产生新的触发。
  • 硬件模式（2）：事件发生后，硬件会在内部自动清除相应的RIS标志位。这保证了每当FIFO状态满足条件时，都能产生一个干净的触发脉冲给DMA控制器，是实现“流式”DMA传输的理想选择。

3.4 第四步：启动传输与中断处理

一切就绪后，启动I2C通信和DMA。

// 1. 启动DMA通道（使其处于等待触发状态） // dmaStartChannel(DMA_CHANNEL_1); // 2. 配置I2C控制器：设置目标地址、传输方向（写）、数据长度等。 HWREG(I2C0_BASE + I2C_CSA) = (targetAddress << 1) | I2C_CSA_DIR_WRITE; // 假设7位地址，方向为写 HWREG(I2C0_BASE + I2C_CCTR) = (dataLength << I2C_CCTR_CBLEN_S); // 设置本次传输的字节数 // 3. 生成START条件并启动传输。 // 注意：BURSTRUN位启动事务，START位生成起始信号，STOP位决定是否在结束后产生停止信号。 HWREG(I2C0_BASE + I2C_CCTR) |= I2C_CCTR_START_MASK | I2C_CCTR_BURSTRUN_MASK; // 如果这是单次传输，可能还需要设置STOP位。如果是DMA连续填充，可能先不设STOP。 // 此时，I2C开始发送起始信号和地址。发送完地址后，由于发送FIFO为空，CTXFIFOTRG事件发生。 // 该事件通过DMA_TRIG1通道触发DMA，DMA开始将数据从内存搬运到I2C_TXDATA寄存器。 // I2C硬件则自动将TXDATA中的数据移出到总线上。 // 4. DMA完成中断服务程序示例 void I2C0_DMA_TX_Handler(void) { // 检查是否是预期的中断源 uint32_t mis = HWREG(I2C0_BASE + I2C_MIS); if (mis & I2C_MIS_CDMA_DONE_TX_MASK) { // DMA发送完成！ // 可以在这里进行后续操作，例如： // - 如果还有后续数据包，重新配置DMA并启动下一次传输。 // - 发送停止条件（如果之前没发）。 // - 置位某个软件标志，通知主循环任务完成。 // 清除中断标志（非常重要！） HWREG(I2C0_BASE + I2C_ICLR) = I2C_ICLR_CDMA_DONE_TX_MASK; } // 可能还需要检查其他中断，如错误中断（NACK, ARBLOST等） }

启动阶段的注意事项：

  • 顺序问题：务必先使能DMA通道并使其等待触发，再启动I2C传输。如果顺序反了，I2C可能因FIFO无数据而挂起（如果使能了时钟拉伸），或者发送错误数据。
  • STOP位的时机：在DMA传输场景下，STOP位的设置需要小心。如果你希望DMA传输完指定长度的数据后自动产生STOP，可以在初始CCTR配置中就设置STOP位。但如果你要进行“重复START”操作（即连续进行写-读操作），则不能在第一次传输时发送STOP，而需要在DMA完成中断中，修改CCTR寄存器，先设置START（重复起始）和新的地址/方向，再重新置位BURSTRUN。
  • 错误处理：中断服务程序中除了处理DMA_DONE，必须添加对CNACK（无应答）、CARBLOST（仲裁丢失）等错误中断的处理。否则一旦总线出错，程序可能陷入死锁。

4. 高级配置与性能优化技巧

掌握了基本配置后，我们可以探讨一些进阶用法和优化策略，以应对更复杂的场景并提升系统性能。

4.1 双缓冲与Ping-Pong DMA

在需要持续高速传输数据的场景（如音频流、图像数据），简单的单次DMA触发可能造成数据流中断。因为当DMA完成中断发生后，CPU需要时间重新配置DMA描述符，这段时间内FIFO可能被掏空，导致I2C总线时钟拉伸或欠载。

解决方案是使用双缓冲（Double Buffer）或Ping-Pong DMA：

  1. 分配两个内存缓冲区：Buffer A 和 Buffer B。
  2. 配置DMA为Ping-Pong模式（如果DMA控制器支持）。或者，在第一个DMA完成中断中，迅速将DMA目标重新指向Buffer B，并重新使能DMA；同时，CPU处理Buffer A中的数据。在下一个中断中，再切换回Buffer A。
  3. I2C配置不变，仍然由FIFO触发DMA。关键在于，DMA的传输完成中断发生时，另一个缓冲区已经准备就绪并被DMA使用着，从而实现了数据传输的无缝衔接。

这种模式几乎消除了CPU重新配置DMA带来的延迟，实现了真正的连续数据流传输。在MSPM0的uDMA中，通常通过链接的传输描述符（Linker）来硬件实现Ping-Pong，效率更高。

4.2 调试模式下的行为控制：PDBGCTL寄存器

在开发过程中，我们经常需要使用调试器进行单步调试。此时，CPU可能暂停（Halt），但外设（如I2C和DMA）可能仍在运行，这会导致总线状态异常或数据丢失。PDBGCTL（Peripheral Debug Control）寄存器就是用来控制调试模式下外设行为的。

  • FREE位：置1时，外设在CPU暂停时继续运行；置0时，外设随CPU暂停。
  • SOFT位：当FREE=0时生效。置0，外设立即停止；置1，外设完成当前传输（如发完一个字节）后再停止。

配置建议：

  • 常规调试：设置FREE=0,SOFT=1。这样在断点处停下时，I2C会完成手头的字节传输后再停止，避免在比特流中间停止导致总线锁死，便于分析当前传输状态。
  • 时序严格调试：设置FREE=1。即使CPU暂停，I2C和DMA也继续工作，可以观察实时总线行为，但可能使调试状态更难捕捉。
  • 生产代码：这个寄存器通常保持复位默认值（FREE=1,SOFT=1）即可，除非有特殊的低功耗或安全考虑。

4.3 超时与错误恢复机制

I2C总线容易受到干扰，配置超时机制是提高鲁棒性的关键。TIMEOUT_CTL和TIMEOUT_CNT寄存器用于此目的。

  • Timeout A：通常用于检测SCL线被拉低超时（时钟拉伸过长或总线挂死）。TCNTLA设置超时计数值。使能后，如果SCL低电平持续时间超过设定值，会触发TIMEOUTA中断。
  • Timeout B：通常用于检测SCL高电平超时（总线空闲异常）。TCNTLB设置超时计数值。使能后，如果SCL高电平持续时间超过设定值，会触发TIMEOUTB中断。

配置示例与计算： 假设功能时钟（I2C模块时钟）为10MHz，我们希望SCL低电平超时时间为100us。 根据手册，Timeout A的每个计数单位等于520个功能时钟周期。 所需计数值 = 超时时间 / (520 * 时钟周期) = 100us / (520 * 0.1us) ≈ 1.92。 由于TCNTLA是12位计数器的高8位（低4位不可见且为0），我们需要将计算值左移4位。 取整后，设置TCNTLA = 2（实际超时时间约为 2 * 16 * 520 * 0.1us = 166.4us）。 在中断服务程序中，除了清除标志，必须执行总线恢复操作，例如先尝试发送停止条件，如果失败则通过GPIO模拟时钟脉冲释放总线，最后重新初始化I2C模块。

4.4 目标模式下的DMA触发配置

当MSPM0的I2C作为从设备（Target）时，DMA触发配置逻辑与主模式类似，但关注的事件源不同。

// 配置作为从设备，使用DMA_TRIG0通道，在接收数据达到阈值时触发DMA读取。 // 1. 配置从设备地址和使能 HWREG(I2C0_BASE + I2C_TOAR) = (mySlaveAddress << 1) | I2C_TOAR_OAREN_MASK; HWREG(I2C0_BASE + I2C_TCTR) |= I2C_TCTR_ACTIVE_MASK; // 2. 配置从设备接收FIFO触发阈值 HWREG(I2C0_BASE + I2C_TFIFOCTL) = (0x3 << I2C_TFIFOCTL_RXTRIG_S); // RXTRIG=3，当FIFO有>=4个字节时触发 // 3. 配置DMA_TRIG0，使其触发源为“从设备接收FIFO触发”(TRXFIFOTRG) HWREG(I2C0_BASE + I2C_DMA_TRIG0_IMASK) |= (1 << 2); // 使能 TRXFIFOTRG 事件 (位2) // 4. 使能对应的DMA完成中断（从设备接收完成） HWREG(I2C0_BASE + I2C_IMASK) |= I2C_IMASK_TDMA_DONE_RX_MASK; // 5. 配置事件模式 // EVT_MODE 寄存器的 EVT2_CFG 字段对应 DMA_TRIG0？根据手册，需要确认。 // 假设 INT0_CFG 对应 CPU_INT, INT1_CFG 对应 DMA_TRIG1, EVT2_CFG 对应 DMA_TRIG0 HWREG(I2C0_BASE + I2C_EVT_MODE) &= ~(0x3 << 4); // 清除位[5:4] HWREG(I2C0_BASE + I2C_EVT_MODE) |= (0x2 << 4); // 设置 EVT2_CFG = 2 (硬件模式)

主从模式下的差异：

  • 触发逻辑：主模式发送是“缺数据就补”（TX空触发），接收是“有数据就取”（RX满触发）。从模式类似，但触发是由主设备发起的通信过程决定的。
  • 时钟拉伸：从模式下，TCTR寄存器中的TCLKSTRETCH位至关重要。当接收FIFO满或发送FIFO空时，从设备可以通过拉低SCL（时钟拉伸）来暂停总线，等待DMA服务。必须使能此功能，DMA触发机制才能可靠工作。
  • 中断处理：从设备的中断更复杂，除了DMA完成，还需处理TSTART（被寻址）、TSTOP、TRXDONE（单字节接收完成）等事件，以管理通信会话。

5. 常见问题排查与实战心得

即使配置正确，在实际调试中仍会遇到各种问题。下面是一些典型问题的排查思路和我积累的一些经验。

5.1 DMA无法触发

这是最常见的问题。请按照以下清单检查：

  1. I2C模块时钟和电源是否开启？检查PWREN和CLKCFG寄存器。
  2. FIFO触发阈值设置是否正确？确认TXTRIG/RXTRIG的值是否符合预期。用调试器读取CFIFOSR/TFIFOSR寄存器，观察FIFO计数是否达到了触发值。
  3. DMA触发事件是否已使能？确认DMA_TRIGx_IMASK寄存器中对应的位（如CTXFIFOTRG）已被置1。
  4. 事件线模式是否正确？确认EVT_MODE寄存器中对应事件线（如INT1_CFG）被设置为硬件模式（2）。
  5. DMA控制器配置是否正确？确认DMA通道的触发源选择正确指向了I2C的对应事件（如I2C0_DMA_TRIG1）。确认DMA通道已使能并处于等待状态。
  6. 是否有更高优先级的中断长时间阻塞？DMA请求可能被屏蔽。检查全局中断状态和DMA通道的仲裁优先级。
  7. I2C总线活动了吗？如果I2C控制器没有启动传输（START和BURSTRUN未置位），FIFO状态不会变化，自然不会触发。

5.2 DMA能触发但数据错误或传输不完整

  1. 数据对齐与字节序：确保DMA源数据地址和I2C数据寄存器地址对齐正确。I2C数据寄存器通常是8位访问。确认内存中的数据字节序是否符合预期。
  2. 传输数量（CBLEN）匹配：I2C控制器的CBLEN字段设置了本次I2C事务要传输的总字节数。DMA的传输计数应与此匹配，或者略大于它（如果使用循环模式）。如果DMA传输数量少于CBLEN，I2C会等待更多数据，导致总线挂起（时钟拉伸）。如果多于CBLEN，多余的数据不会被发送。
  3. FIFO刷新残留：在DMA传输开始前，是否进行了FIFO刷新？残留的旧数据可能导致前几个字节错误。
  4. 中断竞争条件：DMA完成中断和I2C事务完成中断（如CTXDONE）可能几乎同时发生。在中断服务程序中，要清晰地区分和处理它们，避免重复操作或状态冲突。建议以DMA完成中断为主，在DMA完成中断中检查I2C状态寄存器 (CSR.BUSY) 确认事务是否真正结束。

5.3 调试心得与最佳实践

  • 善用状态寄存器：CSR和TSR寄存器是诊断I2C总线状态的窗口。BUSY、IDLE、ARBLOST、ADRACK、DATACK等位能快速定位问题是在地址阶段、数据阶段还是仲裁阶段。
  • 总线监控工具：如果条件允许，使用逻辑分析仪或示波器抓取SCL和SDA波形，是排查物理层问题和协议时序问题最直接有效的方法。可以直观地看到起始、停止、应答、数据位以及时钟拉伸情况。
  • 分阶段测试：不要试图一次性完成所有配置。先不使用DMA，用查询或简单中断方式让I2C通信正常。然后单独测试DMA模块的内存到内存传输。最后再将两者结合，配置DMA触发。
  • 超时机制必选：务必使能Timeout A或B，并在中断中实现总线恢复程序。这能防止因某个从设备故障而导致整个系统死锁。
  • 功耗考量：在低功耗应用中，频繁的DMA触发和中断可能增加功耗。可以考虑增大FIFO触发阈值，让DMA每次搬运更多数据，减少触发频率。同时，在空闲时及时关闭I2C和DMA模块的时钟。
  • 寄存器访问顺序：有些寄存器之间存在依赖关系。例如，在改变I2C时钟配置 (CTPR) 或模式前，最好先通过CCR.ACTIVE位禁用I2C模块。配置FIFO参数前，先进行刷新操作。遵循手册推荐的初始化序列。

通过深入理解DMA触发机制与中断管理寄存器的每一个细节，并将其融入一个完整的系统设计框架中，你就能在嵌入式项目中游刃有余地驾驭I2C的DMA传输，构建出既高效又稳健的通信子系统。这不仅仅是配置几个寄存器，更是对硬件资源、时序和系统状态机的精准掌控。