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TMS320DM6431硬件时序实战：EMAC、PWM、GPIO与JTAG接口配置与调试

TMS320DM6431硬件时序实战：EMAC、PWM、GPIO与JTAG接口配置与调试
📅 发布时间：2026/7/26 13:31:56

1. 项目概述与核心价值

如果你正在基于德州仪器的TMS320DM6431这颗经典的达芬奇系列数字媒体处理器进行开发，那么你迟早会走到硬件驱动和系统集成的深水区。这时，数据手册里那些密密麻麻的时序参数表和寄存器地址，就不再是枯燥的附录，而是决定你系统能否稳定跑起来、性能能否达到预期的“武功秘籍”。我经历过太多因为时序没对齐导致的诡异问题：EMAC网络时通时断、PWM输出波形抖动、GPIO中断丢失，甚至JTAG连不上，调试起来让人抓狂。这些问题追根溯源，往往不是代码逻辑错误，而是对硬件接口的电气特性和配置时序理解不到位。

这份资料的核心，就是帮你把TMS320DM6431几个关键外设（EMAC、GPIO、PWM、JTAG）的时序参数和寄存器配置“翻译”成可以直接指导设计和调试的实战指南。它不仅仅是罗列数据，更是解释这些数字背后的“为什么”。比如，EMAC的MRCLK建立时间（tsu）为什么是8ns？这个值和你PCB板上的走线长度、PHY芯片的驱动能力有什么关系？GPIO的中断响应最快能到多少？配置PWM时，周期寄存器和占空比寄存器该怎么配合时钟源计算？这些都是在实际画板、写驱动时必须搞清楚的问题。

无论你是正在设计DM6431核心板的硬件工程师，还是负责编写底层BSP和驱动的软件工程师，甚至是进行系统联调测试的工程师，深入理解这些内容都能让你在遇到问题时，快速定位是硬件设计缺陷、驱动配置错误还是纯粹的时序违规。接下来，我们就抛开那些笼统的概念，直接切入每个模块的细节，看看怎么把这些参数用起来。

2. 核心时序概念与硬件设计基础

在深入各个外设之前，我们必须统一语言，建立几个最核心的时序概念。这些概念是阅读所有数据手册时序图的基础，理解它们，你就能举一反三。

2.1 关键时序参数详解

数据手册里的时序图通常伴随着一张参数表，里面充满了tsu，th，tc，tw这样的缩写。我们结合DM6431的实际场景来解读：

  1. 建立时间（Setup Time, tsu）：这是指数据信号（如EMAC的MRXD、GPIO输入）在采样时钟边沿（如MRCLK的上升沿）到来之前，必须保持稳定的最短时间。为什么需要这个时间？你可以把它想象成开会时，你需要提前几分钟到会议室坐好，等主持人宣布开始。如果数据信号在时钟边沿即将到来时还在变化（相当于开会铃响了才冲进会议室），触发器内部的晶体管可能来不及完成正确的电平采样，导致锁存到错误的数据。DM6431的EMAC接收接口要求tsu(MRXD-MRCLKH) ≥ 8ns，这意味着在MRCLK上升沿到来前的至少8ns，MRXD等数据线就必须已经是稳定且有效的逻辑电平了。

  2. 保持时间（Hold Time, th）：这是指数据信号在采样时钟边沿到来之后，必须继续保持不变的最短时间。这又是为什么？接上面的比喻，主持人宣布会议开始后，你不能立刻起身离开，需要保持聆听状态一会儿，确保信息被准确接收。在电路里，时钟边沿触发后，数据需要被可靠地锁存到寄存器中，这个过程需要时间。如果数据过早变化，锁存可能失败。DM6431同样要求th(MRCLKH-MRXD) ≥ 8ns。

  3. 时钟周期（Cycle Time, tc）与脉冲宽度（Pulse Width, tw）：tc就是一个完整时钟周期的长度，其倒数就是频率。tw则是高电平或低电平的持续时间。例如，EMAC的MTCLK在100Mbps模式下，tc(MTCLK) MIN = 40ns（对应25MHz时钟），tw(MTCLKH) MIN = 14ns。这里有个关键点：设计时，你提供的时钟信号必须同时满足周期和脉宽的要求。一个占空比严重偏离50%的时钟，即使频率对，也可能因为脉宽不足而导致接口失效。

  4. 传输延迟（Delay Time, td）：这个参数描述的是输出信号相对于触发它的时钟边沿的延迟。例如，EMAC发送时序中td(MTCLKH-MTXD) MAX = 25ns，表示在MTCLK上升沿之后，最晚25ns内，MTXD数据线就会输出有效数据。这个参数对谁最重要？对于接收DM6431输出信号的器件（如以太网PHY芯片）。PHY芯片需要根据这个最大延迟来设定它自己的建立时间要求。

2.2 从时序参数到PCB布局布线规则

理解了参数，下一步就是如何在硬件设计上满足它们。这直接关系到PCB布局布线。

  • 时钟信号（如MRCLK， MTCLK， TCK）：这类信号对质量要求最高。必须作为关键信号处理，走线应尽量短、粗，并包地处理以减少串扰。远离高速数据线和开关电源。在源端或终端，可能需要根据实际情况串联一个小电阻（如22Ω-33Ω）来改善信号完整性，防止过冲和振铃。
  • 数据/控制信号（如MRXD， MTXD， GPIO， TMS/TDI）：同一组总线（如EMAC的MRXD[3:0]）应保持等长，误差控制在几十mil（1-2mm）以内，以确保信号同时到达，满足共同的建立/保持时间窗口。它们与对应时钟线的走线长度也需要匹配，通常要求“时钟线长度 ≈ 数据线平均长度”，以保持时序关系。
  • 去耦与电源完整性：时序违规的另一个隐形杀手是电源噪声。必须在DM6431每个电源引脚附近（尤其是数字核电压CVDD和I/O电压DVDD）放置高质量的0.1μF陶瓷去耦电容，且电容的GND回路要尽可能短。电源纹过大会导致内部逻辑电平阈值漂移，间接恶化时序裕量。

实操心得：我习惯在完成PCB布局后，用SI（信号完整性）仿真工具对关键接口（如EMAC、DDR）进行一下简单的拓扑提取和时序预算分析。即使没有专业工具，也要手动估算一下走线延迟（FR4板材约每英寸150ps）。例如，如果你的PHY芯片距离DM6431有3英寸，走线延迟就有约450ps。虽然看起来比8ns的建立时间要求小很多，但加上芯片内部的延迟和抖动，裕量就会一点点被吃掉。所以，“尽量短”永远是第一原则。

3. 以太网控制器（EMAC）与MDIO接口深度解析

EMAC是DM6431连接网络的核心，它通过标准的MII（媒体独立接口）与外部PHY芯片通信。而MDIO则用于配置和管理PHY芯片。这两者的时序是确保网络稳定性的基石。

3.1 EMAC MII接口时序拆解与硬件连接要点

MII接口包含独立的接收和发送通道。我们看手册中的两组关键时序。

接收通道（MII_RX）：

  • 时钟：MRCLK，由PHY芯片提供，频率为2.5MHz（10Mbps模式）或25MHz（100Mbps模式）。
  • 数据：MRXD[3:0]（4位数据），MRXDV（数据有效），MRXER（接收错误）。
  • 时序要求：如前所述，tsu和th均为8ns。这意味着什么？意味着PHY芯片必须在MRCLK上升沿前后各8ns的窗口内，提供稳定的数据。作为系统设计者，你需要确保：
    1. 选用的PHY芯片（如DP83848， LAN8710A）在对应模式下的输出延迟（Tpd）参数，能满足DM6431的8ns建立时间要求。通常PHY芯片的数据手册会给出Tclk-to-data的最大值。
    2. PCB上从PHY到DM6431的走线不能太长，以减少传输延迟对时序窗口的挤压。

发送通道（MII_TX）：

  • 时钟：MTCLK，由DM6431提供给PHY，频率同样为2.5MHz或25MHz。
  • 数据：MTXD[3:0]，MTXEN（发送使能）。
  • 时序特性：td(MTCLKH-MTXD) MAX = 25ns。这个参数是给PHY芯片用的。它告诉PHY，在收到MTCLK上升沿后，最多等25ns就能采样MTXD数据。因此，你的PHY芯片的输入建立时间要求必须小于（时钟周期 - DM6431最大输出延迟）。在100Mbps模式（40ns周期）下，裕量是40ns - 25ns = 15ns，再减去PHY自身的tsu要求，就是最终的裕量。

硬件连接检查清单：

  • [ ] PHY的TX_CLK是否连接至DM6431的MTCLK（DM6431为输入）？
  • [ ] PHY的RX_CLK是否连接至DM6431的MRCLK（DM6431为输入）？
  • [ ]MRXD[3:0]，MTXD[3:0]是否一一对应，且每组数据线做了等长处理？
  • [ ]MRXDV，MTXEN，MRXER等控制信号是否连接正确？
  • [ ] MII接口的CRS（载波侦听）和COL（冲突检测）信号是否根据半双工/全双工模式正确连接或上拉/下拉？

3.2 MDIO接口配置与驱动编写要点

MDIO是一个两线串行接口（MDC时钟，MDIO数据），用于读写PHY的内部寄存器，配置速率、双工模式、自协商等。

时序分析：

  • MDCLK最大周期为400ns（最低频率2.5MHz）。这个速度很慢，通常由软件模拟或硬件控制器产生，时序很容易满足。
  • 输入建立/保持时间（tsu，th）为10ns，输出延迟td最大为100ns。在驱动编写时，如果你是用GPIO模拟MDIO（不推荐，但有时的确这么干），你必须用示波器确保你的GPIO翻转时序能满足这些要求。硬件MDIO控制器则无需担心。

关键寄存器实战： MDIO模块的寄存器看起来多，但最常用的就两个：USERPHYSELx和USERACCESSx。

  1. USERPHYSEL0(地址 0x01C8 4084)：这个寄存器选择你要操作的PHY芯片地址和寄存器地址。它是一个间接寻址的桥梁。
    // 假设要操作PHY地址0x01的寄存器0x01（状态寄存器） volatile uint32_t *mdio_userphysel0 = (volatile uint32_t *)0x01C84084; volatile uint32_t *mdio_useraccess0 = (volatile uint32_t *)0x01C84080; // 第一步：设置PHY地址和寄存器地址 // USERPHYSEL0 格式：[15:11] PHY地址， [10:6] 寄存器地址， [5:0] 未使用 uint32_t physel_val = (0x01 << 11) | (0x01 << 6); *mdio_userphysel0 = physel_val;
  2. USERACCESS0(地址 0x01C8 4080)：这个寄存器用于触发读写操作并获取数据。
    // 第二步：发起读操作，并等待完成 // USERACCESS0 格式：[31] GO, [30] WRITE, [29:18] 未用， [15:0] DATA *mdio_useraccess0 = (1 << 31); // 设置GO位为1，启动读操作（WRITE位默认为0） // 等待操作完成（GO位清0） while (*mdio_useraccess0 & (1 << 31)) { // 可以加入超时机制 } // 第三步：读取数据 uint16_t phy_status = (*mdio_useraccess0) & 0xFFFF;
    写操作类似，只是需要同时设置WRITE位和写入DATA，再触发GO位。

避坑指南：一个常见的坑是忘记等待操作完成。在连续进行多次MDIO访问时，必须在每次设置GO位后，轮询等待GO位清零，才能进行下一次操作。否则会导致访问失败或数据错乱。另外，有些PHY芯片的某些寄存器访问需要额外的延迟，在驱动中适当加入udelay()是稳妥的做法。

4. 通用定时器与脉宽调制器（PWM）应用指南

定时器和PWM是控制系统的“心跳”和“肌肉”，用于产生精确的时间基准和驱动信号。

4.1 64位定时器模式配置与计算

DM6431的Timer 0和1可以工作在64位模式。其核心是两个32位寄存器对：TIMH:TIML（计数器）和PRDH:PRDL（周期寄存器）。

时钟源选择与分频： 定时器的时钟可以来自内部时钟（如CPU分频）或外部引脚TINPxL。通过TCR（控制寄存器）的CLKSRC位选择。关键点在于输入脉冲宽度的要求（表6-77）。

  • 如果TIMERCTL.TINP0SEL = 0（默认），TINP0L输入的高/低电平脉冲宽度tw需至少为2P。P是主输入时钟MXI/CLKIN的周期。假设你用27MHz晶振，P=37ns，则要求输入脉冲宽度>74ns（频率低于13.5MHz）。
  • 如果TIMERCTL.TINP0SEL = 1，则TINP0L会先被6分频，此时要求脉冲宽度>0.33P ≈ 12.2ns（频率可更高）。这给了你灵活性：如果你的外部时钟信号频率较高但脉宽较窄，可以启用这个分频选项来满足时序。

周期与中断计算： 在64位模式下，定时器从0向上计数到PRDH:PRDL设定的值，然后产生中断并归零（连续模式）或停止（单次模式）。

// 示例：配置Timer0在100MHz内部时钟下，产生1ms中断 volatile uint32_t *timer0_prd12 = (volatile uint32_t *)0x01C21418; // PRD12 低32位 volatile uint32_t *timer0_prd34 = (volatile uint32_t *)0x01C2141C; // PRD34 高32位 volatile uint32_t *timer0_tcr = (volatile uint32_t *)0x01C21420; volatile uint32_t *timer0_tgcr = (volatile uint32_t *)0x01C21424; // 1. 设置定时器全局控制TGCR，选择CPU/6作为时钟源（假设CPU=600MHz，则Timer时钟=100MHz） // TGCR的TIM12RS和TIM34RS位用于复位计数器，先置1再清0 *timer0_tgcr = (1 << 14) | (1 << 13); // 复位低32位和高32位计数器 *timer0_tgcr = 0; // 释放复位 // 2. 计算周期值。时钟周期T = 1/100MHz = 10ns。1ms需要的计数值 = 1ms / 10ns = 100,000 uint64_t period_count = 100000; *timer0_prd12 = period_count & 0xFFFFFFFF; // 写入低32位 *timer0_prd34 = (period_count >> 32) & 0xFFFFFFFF; // 写入高32位 // 3. 配置TCR：自动重载、连续模式、使能定时器 // [12] ENMODE=0 (连续模式), [6] PWID=0 (脉冲中断), [4] INVOUT=0, [3] CP=0 (时钟/内部), [2] HLD=0 (运行) // [1] GO=1 (启动), [0] CE=1 (使能计数) *timer0_tcr = (1 << 1) | (1 << 0);

4.2 PWM模块配置：生成精确的脉冲波形

PWM模块比通用定时器更专注于产生特定占空比的方波。其核心寄存器是PER（周期）和PH1D（第一相持续时间，即高电平时间）。

工作模式解析：

  • 连续模式：PWM波形持续产生。
  • 单次模式：由START寄存器或硬件事件触发，产生N+1个周期（N为RPT寄存器值）后停止。这对于需要精确脉冲个数的应用（如步进电机控制）非常有用。

波形生成计算： PWM的时钟源通常由系统时钟分频而来。假设PWM时钟频率为Fpwm，周期为Tpwm。

  • PWM频率=Fpwm / (PER + 1)。因为计数器从0计数到PER。
  • 占空比=PH1D / (PER + 1)。PH1D的值必须小于等于PER。
// 示例：配置PWM0输出100kHz，占空比50%的波形。假设PWM输入时钟为100MHz。 volatile uint32_t *pwm0_per = (volatile uint32_t *)0x01C22014; volatile uint32_t *pwm0_ph1d = (volatile uint32_t *)0x01C22018; volatile uint32_t *pwm0_cfg = (volatile uint32_t *)0x01C22008; uint32_t pwm_clk = 100000000; // 100MHz uint32_t desired_freq = 100000; // 100kHz uint32_t desired_duty = 50; // 50% uint32_t period_val = (pwm_clk / desired_freq) - 1; // PER = (Fclk / Fpwm) - 1 uint32_t phase_val = (period_val + 1) * desired_duty / 100; // PH1D = (PER+1) * Duty *pwm0_per = period_val; *pwm0_ph1d = phase_val; // 配置CFG寄存器，选择时钟源、模式等，然后写START寄存器启动

时序参数td(CCDC-PWMV)的注意点：这个参数（最大10ns）表示从CCDC（视频前端）触发事件到PWM输出有效的延迟。如果你用PWM来同步图像采集或显示时序，这个延迟必须考虑在内，需要在软件中做相应的偏移补偿。

5. 通用输入输出（GPIO）接口的灵活应用与陷阱

GPIO看似简单，但在高速或中断驱动的应用中，细节决定成败。

5.1 GPIO寄存器功能详解与配置模式

DM6431的GPIO功能强大，寄存器按Bank分组（0-6）。理解这几类寄存器是关键：

  1. 方向寄存器DIRxx：1为输出，0为输入。上电默认一般为输入（高阻态），防止冲突。
  2. 输出数据寄存器OUT_DATAxx：直接写入你想要输出的电平值。读回的是当前驱动器的状态。
  3. 置位/清零寄存器SET_DATAxx/CLR_DATAxx：这是GPIO的“原子操作”利器。向SET_DATAxx的某位写1，对应引脚输出高电平；向CLR_DATAxx的某位写1，输出低电平。好处是：你无需先读取当前输出状态，再修改某一位，避免了在多任务或中断环境中，读-改-写过程被打断导致的状态错乱问题。
  4. 输入数据寄存器IN_DATAxx：读取引脚的实际电平状态。
  5. 中断控制寄存器组（SET_RIS_TRIGxx，CLR_RIS_TRIGxx，SET_FAL_TRIGxx，CLR_FAL_TRIGxx，INSTATxx）：用于配置上升沿/下降沿触发中断，以及查看中断状态。

5.2 中断与事件触发配置实战

配置一个GPIO引脚（例如GPIO0）为下降沿触发中断的流程如下：

// 1. 配置引脚为输入模式（假设GPIO0在Bank0） volatile uint32_t *dir01 = (volatile uint32_t *)0x01C67010; *dir01 &= ~(1 << 0); // 清除bit0，设为输入 // 2. 使能Bank0的中断聚合信号（如果需要） volatile uint32_t *binten = (volatile uint32_t *)0x01C67008; *binten |= (1 << 0); // 使能Bank0中断 // 3. 配置下降沿触发 volatile uint32_t *set_fal_trig01 = (volatile uint32_t *)0x01C6702C; volatile uint32_t *clr_ris_trig01 = (volatile uint32_t *)0x01C67028; // 清除可能误设的上升沿 *clr_ris_trig01 |= (1 << 0); // 确保上升沿触发被禁用 *set_fal_trig01 |= (1 << 0); // 使能下降沿触发 // 4. 在CPU中断服务程序（ISR）中，读取INSTAT01来判断是哪个引脚触发的中断，并清除状态位 volatile uint32_t *instat01 = (volatile uint32_t *)0x01C67034; uint32_t int_status = *instat01; if (int_status & (1 << 0)) { // GPIO0发生了下降沿中断 // ... 处理任务 ... *instat01 = (1 << 0); // 写1清除中断状态位（注意：有些架构是写1清除，DM6431需查证，通常是读后自动清除或写1清除） }

关键时序要求：表6-84的注(1)非常重要！它指出，要触发CPU中断或EDMA事件，输入脉冲高低宽度至少需要2C（C为SYSCLK3周期）。以300MHz系统时钟（C=20ns）为例，需要至少40ns的脉冲。但是，如果你是通过软件轮询IN_DATAxx来检测引脚变化，这个脉冲必须更宽，要留出足够的时间让CPU通过内部总线去读取GPIO寄存器。这个时间取决于总线负载和软件轮询频率，没有固定值，需要实测。

常见问题排查：问题：GPIO中断无法触发。排查步骤：

  1. 确认方向：首先确认引脚配置为输入。
  2. 确认上下拉：检查外部电路，确保引脚有确定电平（无中断时应有稳定高或低），浮空输入容易受干扰产生误中断。
  3. 检查中断使能：确认BINTEN寄存器对应Bank使能，确认SET_RIS/FAL_TRIG已正确配置。
  4. 检查脉冲宽度：用示波器测量输入信号，看其高低电平持续时间是否大于2C（例如40ns @300MHz）。如果信号是快速的毛刺，可能无法被可靠捕获。
  5. 检查中断服务程序：确认CPU全局中断已开启，中断向量表配置正确，ISR能正确进入并清除中断标志。

6. JTAG调试接口的硬件设计与连接要点

JTAG是开发和调试的“生命线”，连接不稳定会让调试过程痛苦不堪。

6.1 JTAG ID寄存器与器件识别

JTAGID寄存器（0x01C4 0028）是一个只读寄存器，用于标识器件。其值0x0B72115F（根据手册位域计算：Variant=0, Part=0xB721, Manufacturer=0x017, LSB=1）是DM6431的“身份证”。仿真器（如XDS560）在上电连接时会读取这个ID来确认处理器型号和版本。如果连不上JTAG，首先检查电源、时钟和复位信号，然后可以尝试用示波器看TDO上是否有这个ID数据流输出，这能帮助判断是处理器没跑起来还是JTAG链路本身有问题。

6.2 TCK、TMS、TDI、TDO、TRST信号连接规范

  • TCK（测试时钟）：由仿真器提供，最大频率1/tc(TCK)MIN = 1/33ns ≈ 30MHz。实际使用中，在布线较长或信号质量不佳时，应适当降低TCK频率。
  • TMS（测试模式选择）和TDI（测试数据输入）：由仿真器驱动，输入到DM6431。必须满足tsu ≥ 2.5ns，th ≥ 16.5ns。注意这个保持时间要求相对较长，这意味着在TCK上升沿后，TMS/TDI信号需要保持稳定较长时间。在PCB设计时，要确保仿真器输出和DM6431输入之间的路径延迟不会吃掉太多裕量。
  • TDO（测试数据输出）：由DM6431驱动，输出到仿真器。其输出延迟td(TCKL-TDOV) MAX = 14ns。仿真器需要根据这个值来设定采样TDO的时机。
  • TRST（测试复位）：这是最易出错的引脚！手册明确强调：
    • TRST是同步信号，必须由TCK提供时钟。
    • DM6431内部有下拉电阻（IPD），确保上电时TRST为低（复位有效）。
    • TI的仿真器会主动驱动TRST为高。但如果你用的第三方仿真器不驱动TRST，则必须在外部为TRST引脚增加一个上拉电阻（通常4.7kΩ-10kΩ），并在上电后通过软件命令或仿真器控制，先断言（拉低）再释放（拉高）TRST，以正确初始化JTAG链。

JTAG连接最佳实践：

  • [ ] 使用菊花链方式连接多器件时，确保TDO连接到下一级的TDI。
  • [ ] TCK， TMS， TRST应对所有JTAG器件并联。
  • [ ] 在TCK、TMS等信号线上，靠近DM6431引脚处串联一个22Ω-100Ω的电阻，有助于抑制反射。
  • [ ] TRST信号线务必按照上述要求处理，连接可靠的上拉或确保被主动驱动。
  • [ ] 将JTAG接口的GND与板卡GND充分连接，减少地电位差带来的噪声。

7. 系统集成检查与调试心得

当所有外设模块单独调通后，系统集成阶段才是真正的挑战。这里分享几个综合性的检查和调试心得。

电源与时钟树复查： 时序的基础是干净的电源和稳定的时钟。在调试任何外设问题前，先用示波器检查：

  1. 核心电压（CVDD）和I/O电压（DVDD）：纹波是否在数据手册要求范围内（通常<50mV）？上电时序是否正确？
  2. 时钟信号：晶体振荡器是否起振？时钟波形是否干净，过冲小？测量EMAC的MRCLK/MTCLK、Timer的输入时钟等，看其频率和占空比是否符合要求。
  3. 复位信号：RESET引脚的上电复位脉冲宽度是否足够？在调试过程中，确保复位电路稳定可靠。

利用EDMA提升GPIO和PWM性能： 对于需要高速、连续切换的GPIO操作（例如模拟并行总线），或者需要频繁更新PWM占空比的场景，使用CPU直接读写寄存器效率低下且会引入不确定的延迟。此时应使用EDMA（增强型直接内存访问）。

  • 你可以将一组GPIO输出波形或PWM参数序列预先存放在内存的数组中。
  • 配置EDMA通道，由定时器触发，自动将数组中的数据搬运到GPIO的SET_DATA/CLR_DATA寄存器或PWM的PH1D寄存器中。
  • 这样不仅能解放CPU，还能实现极其精确、抖动极小的定时控制，完全由硬件保证时序。

示波器是终极武器： 理论计算再完美，也需要硬件验证。学会使用示波器的高级触发和测量功能：

  • 测量建立/保持时间：使用示波器的“时间间隔”或“建立/保持时间”自动测量功能，将时钟通道设为触发源，测量数据信号相对于时钟边沿的时间。确保余量充足（>2-3ns）。
  • 检查信号完整性：观察信号是否有过冲、振铃、塌陷。这通常需要通过调整串联电阻或端接电阻来解决。
  • 关联分析：对于EMAC问题，同时捕获MRCLK和MRXD数据，解码MII总线，直观查看数据包是否与预期一致。对于PWM，测量输出频率和占空比是否与寄存器设置值相符。

调试是一个假设-验证-修正的循环过程。这份时序手册是你的地图，而示波器上的波形是真实的地形。当两者出现矛盾时，相信示波器，然后回头审视你的配置、代码和硬件设计，你总能找到那个被忽略的细节。