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TMS320DM6467接口时序与寄存器配置实战指南：EMAC、HPI、USB2.0

TMS320DM6467接口时序与寄存器配置实战指南：EMAC、HPI、USB2.0
📅 发布时间：2026/7/27 7:20:01

1. 项目概述与核心价值

在嵌入式系统，尤其是视频处理、网络通信这类对实时性和带宽要求极高的领域，德州仪器（TI）的TMS320DM6467是一款经典的达芬奇（DaVinci）系列数字媒体片上系统（DMSoC）。它集成了强大的C64x+ DSP内核和ARM926EJ-S应用处理器，其真正的威力往往需要通过丰富的外设接口来释放。其中，以太网媒体访问控制器（EMAC）、管理数据输入/输出（MDIO）、主机端口接口（HPI）和USB 2.0控制器是连接外部世界、实现数据高速吞吐的关键通道。

然而，仅仅知道芯片有这些接口是远远不够的。在实际的硬件设计、PCB布线以及底层驱动开发中，最令人头疼也最决定成败的，往往是那些数据手册里密密麻麻的时序图和寄存器列表。时序参数理解偏差几个纳秒，就可能导致通信不稳定甚至完全失败；寄存器配置错一个比特位，可能让整个外设“哑火”。很多工程师拿到数据手册，面对诸如tsu(MRXD-MRCLKH)、td(HSTBL-HRDYV)这样的时序符号，以及动辄几十页的寄存器描述，常常感到无从下手。

我从事嵌入式系统开发十多年，在多个基于DM6467的视频编码器和网络设备项目中，深刻体会到“魔鬼在细节中”这句话的含义。本文的目的，就是化繁为简，结合我的实战经验，为你深入解读TMS320DM6467数据手册中关于EMAC、MDIO、HPI和USB2.0接口的时序要求与寄存器配置精髓。我不会照本宣科地翻译手册，而是会告诉你每个时序参数背后的物理意义、在PCB设计和驱动编程时如何满足这些要求，以及关键寄存器的配置逻辑和避坑指南。无论你是在进行原理图设计、信号完整性仿真，还是在编写裸机或Linux下的驱动程序，这篇文章都将是你手边一份极具参考价值的实战指南。

2. 核心接口时序深度解析与设计考量

时序是数字电路通信的“语言法则”。接口双方必须严格遵守共同的时序规则，才能确保每一位数据被正确发送和接收。DM6467数据手册中的时序参数，就是TI给出的“语法规则”。我们的硬件设计和软件初始化代码，必须保证在这些规则的约束范围内工作。

2.1 EMAC (Ethernet Media Access Controller) 接口时序

EMAC接口是芯片与外部PHY（物理层）芯片通信的桥梁，支持MII（媒体独立接口）、RMII（简化MII）和GMII（千兆MII）模式。其时序核心围绕几个时钟信号展开。

2.1.1 接收路径时序 (MRCLK, RFTCLK)

接收路径涉及两个关键时钟：MRCLK（MII/GMII接收时钟，由PHY提供）和RFTCLK（GMII模式下的125MHz参考时钟，用于千兆速率）。

MRCLK时序要求（表7-72）：

  • tc(MRCLK)周期时间：这是最基础的参数。在1000 Mbps (GMII)模式下，周期最小为8 ns（对应125 MHz）；在100 Mbps模式下，为40 ns（25 MHz）；在10 Mbps模式下，为400 ns（2.5 MHz）。设计要点：这意味着你的PHY芯片必须能产生相应频率且抖动（Jitter）满足要求的时钟。在PCB布局时，MRCLK走线应作为关键信号处理，尽量短且远离噪声源，并考虑串联匹配电阻（通常22-33欧姆）来减少反射。
  • tw(MRCLKH/L)高/低脉冲宽度：在千兆模式下，高电平和低电平的最小持续时间均为2.8 ns。这要求时钟信号的占空比接近50%。如果PHY输出的时钟占空比偏差过大，可能导致在时钟边沿采样数据时裕量不足。
  • tt(MRCLK)转换时间：要求最大为1 ns（千兆）或3 ns（百兆/十兆）。这个参数描述了时钟信号上升沿和下降沿的陡峭程度。实操心得：过缓的边沿（转换时间长）会模糊有效采样窗口，容易引发时序违规。确保PHY的时钟输出驱动能力与DM6467输入引脚的特性以及走线负载相匹配。通常，在驱动端串联一个小电阻（如22欧姆）可以帮助改善信号边沿质量，但需通过仿真确认。

RFTCLK时序要求（表7-74）： 这是GMII独有的125MHz参考时钟，其要求与千兆模式下的MRCLK完全一致（周期8ns，脉宽2.8ns，转换时间1ns）。关键点：RFTCLK是一个连续的参考时钟，而MRCLK在无数据时可能停止。在千兆GMII设计中，这两个时钟都需要严格处理。

接收数据建立/保持时间（表7-76）：

  • tsu(MRXD-MRCLKH)建立时间：数据信号（MRXD[7:0],MRXDV,MRXER）必须在MRCLK上升沿到来之前就保持稳定。千兆模式下要求最小2 ns，百兆/十兆模式下为8 ns。
  • th(MRCLKH-MRXD)保持时间：数据信号在MRCLK上升沿之后还需要继续保持稳定的时间。要求最小为0 ns。

重要提示：这里的“0 ns最小保持时间”并不意味着数据可以在时钟沿瞬间变化。它表示在时钟沿之后，数据只要不立即变化（即保持时间大于等于0）即可。但在实际系统中，由于信号传输延迟（Flight Time）的不一致性（Skew），你必须为建立时间和保持时间都留出足够的裕量（Margin）。我通常建议在设计时，目标裕量至少为时序要求的20%-30%。

2.1.2 发送路径时序 (MTCLK, GMTCLK)

发送路径的时钟包括MTCLK（MII/GMII发送时钟，由DM6467输出给PHY）和GMTCLK（GMII发送时钟，由DM6467输出）。

MTCLK/GMTCLK开关特性（表7-73, 7-75）： 这些表格描述了DM6467输出的时钟信号特性。例如，GMTCLK在千兆模式下，周期为8 ns，输出延迟td(GMTCLKH-MTXD)最大为5 ns。这意味着：在GMTCLK上升沿后，发送数据MTXD[7:0]和MTXEN最晚会在5 ns内变为有效。对于PHY芯片来说，这个td是其接收数据的输入延迟的一部分。

设计考量：你需要将DM6467的td（输出延迟）与PHY芯片数据手册要求的tsu（建立时间）和th（保持时间）结合起来进行时序分析。系统总的时序裕量计算公式为：建立时间裕量 = T_clk_period - T_dm6467_output_delay - T_phy_setup - T_skew - T_jitter保持时间裕量 = T_dm6467_output_hold - T_phy_hold - T_skew + T_jitter（其中T_skew是时钟与数据线之间的偏斜，T_jitter是时钟抖动）。 在高速千兆链路中，这个计算至关重要，通常需要借助SI（信号完整性）仿真工具来验证。

2.2 MDIO (Management Data Input/Output) 接口时序

MDIO是一个两线制（MDCLK,MDIO）的串行管理接口，用于配置和读取PHY芯片的内部寄存器。其速率较低（最大2.5 MHz），时序分析相对简单，但配置逻辑需要注意。

时序要求（表7-80, 7-81）：

  • tc(MDCLK)周期最小400 ns，即频率不超过2.5 MHz。在驱动编程时，必须确保生成的MDC时钟频率在此限制内。
  • tsu(MDIO-MDCLKH)和th(MDCLKH-MDIO)定义了PHY响应数据的采样窗口。注意，MDIO线是双向的。当DM6467驱动时（写PHY寄存器），它需要满足PHY的建立/保持时间；当PHY驱动时（读PHY寄存器），DM6467作为接收方，需要满足其自身的输入时序要求（表7-80中的参数4和5）。

寄存器操作要点： MDIO的寄存器访问有严格的帧格式（Preamble + ST + OP + PHYAD + REGAD + TA + Data）。虽然DM6467的MDIO控制器硬件实现了大部分协议，但软件仍需正确配置USERACCESSx和USERPHYSELx寄存器。

  1. 选择PHY：通过USERPHYSELx.PHYADR字段指定要操作的PHY地址。
  2. 发起操作：在USERACCESSx寄存器中，设置GO位启动一次读或写操作，并查询USERACCESSx.ACK位等待操作完成。
  3. 中断处理：可以使能USERINTMASKED中断，在命令完成时通过中断服务程序读取结果，提高效率。

避坑指南：一次MDIO操作未完成前（GO位为1），切勿发起新的操作。在读写之间，建议插入少量延时（几个微秒）以确保状态稳定。此外，上电后PHY需要一段复位和自协商时间（可能几十毫秒），之后才能通过MDIO可靠访问，驱动初始化时应加入重试机制。

2.3 HPI (Host-Port Interface) 主机端口时序

HPI提供了一个并行的主机接口，允许外部主机处理器（如FPGA、MCU或另一个MPU）直接访问DM6467的整个内存空间，非常适合用于高速数据上传（如视频流）或协同处理。

2.3.1 关键时序参数解析

HPI时序相对复杂，因为它涉及多种信号（地址/数据复用、控制信号、就绪信号）和多种操作模式（16位/32位，半字/全字访问）。

HSTROBE信号：这是一个核心控制信号，由HCS、HDS1、HDS2逻辑运算产生（[NOT(HDS1 XOR HDS2)] OR HCS）。它实质上定义了主机访问的有效窗口。所有时序参数都以HSTROBE的边沿为参考。

建立与保持时间（表7-84）：

  • tsu(SELV-HSTBL)：控制信号（HCNTL[1:0],HR/W,HHWIL）必须在HSTROBE变低前至少5 ns有效。这给了HPI足够的时间在采样前锁存当前操作类型（是读HPIC、HPIA还是HPID？是读还是写？是半字访问的哪一部分？）。
  • th(HSTBL-SELV)：控制信号在HSTROBE变低后还需保持至少2 ns。这确保了内部锁存的可靠性。
  • tsu(HDV-HSTBH)和th(HSTBH-HDV)：针对写操作，主机提供的数据必须在HSTROBE变高前至少5 ns有效，并在变高后保持至少0.15 ns。

HRDY信号（表7-85）： 这是HPI输出给主机的“就绪”信号，低电平有效。其行为是HPI时序中最需要理解的部分，因为它直接关系到主机编程的流程。

  • td(HSTBL-HRDYV)：HSTROBE变低后，HPI可能需要最多12 ns来使HRDY变低（表示就绪）或变高（表示忙）。HRDY变高（忙）的条件在手册中详细列出了几种情况，例如：连续写HPIA寄存器、HPID写时FIFO已满、HPID读时数据不在FIFO中（需要从内存预取）。
  • 对主机编程的影响：一个稳健的主机驱动程序必须查询HRDY信号。正确的流程是：主机置好控制信号和数据（写时），然后拉低HSTROBE，随后轮询HRDY信号，等待其变低后，再拉高HSTROBE完成周期。绝对不能假设访问是立即完成的而忽略HRDY。
2.3.2 HPI16与HPI32模式下的操作差异

输入材料中的图7-59到7-62清晰地展示了16位和32位模式下的读写时序。

  • HPI16模式：数据总线HD[15:0]是16位的。一次32位的访问需要两个半字周期，由HHWIL信号区分第一个半字（HHWIL=0）和第二个半字（HHWIL=1）。主机需要按顺序完成这两个周期。
  • HPI32模式：数据总线HD[31:0]是32位的。一次访问即可完成一个字的传输，HHWIL信号无效。

配置注意：HPI16/32模式是通过硬件引脚HPI16/HPI32在上电复位时配置的，软件无法动态更改。在设计PCB时就需要根据主机接口的位宽确定。

2.4 USB 2.0控制器接口概述

DM6467的USB 2.0控制器是一个双角色设备（DRD），既可作主机（Host）也可作外设（Device），支持高速（480 Mbps）、全速（12 Mbps）和低速（1.5 Mbps）。其内部通过UTMI+ PHY接口连接外部PHY芯片。

USB时序的特殊性： 与EMAC、HPI等并行接口不同，USB 2.0的高速信号是差分串行信号（DP/DM）。其比特级的时序（如位宽、抖动）主要由集成的USB PHY芯片和内部的PLL来保证，并严格遵循USB 2.0规范。对于系统设计者而言，更关注的是PHY接口的并行侧时序和内部DMA及寄存器的配置。

UTMI+接口时序：数据手册中并未详细给出UTMI+的时序图，因为这是一个标准接口。设计时，需要确保连接USB PHY芯片的60MHz时钟（USB_CLK）质量良好，并且数据/控制信号组（如Data[7:0],RxValid,TxValid,RxActive,RxError,XcvrSelect,TermSelect,SuspendM,OpMode[1:0]等）的走线长度匹配，以减少偏斜。通常，USB PHY芯片会提供相关的时序和布局指南。

核心关注点转移：因此，对于USB 2.0，我们的深度分析重点将从“引脚时序”转移到“内部架构、寄存器配置和DMA操作”上，这是软件驱动开发的核心。

3. 寄存器配置详解与驱动开发实战

理解了硬件时序是基础，而让外设真正工作起来，则依赖于对寄存器的精准配置。下面我将结合实战经验，逐一拆解各接口的关键寄存器组。

3.1 EMAC/MDIO寄存器配置精要

EMAC和MDIO的寄存器位于不同的物理地址段，但在功能上紧密耦合。MDIO用于配置PHY，而EMAC寄存器则配置MAC层本身。

MDIO寄存器配置流程：

  1. 初始化MDIO控制器：配置CONTROL寄存器。主要设置时钟分频器，以产生符合PHY要求的MDC时钟。计算公式通常为：MDC Clock = (系统输入时钟) / ((CLKDIV + 1) * 2)。确保最终频率低于2.5 MHz。
  2. PHY发现与链接检测：上电后，轮询ALIVE寄存器（位31-0对应PHY地址0-31），查看哪些地址上有PHY响应。然后，通过MDIO读取PHY的BMCR（基本模式控制寄存器）和BMSR（基本模式状态寄存器）来获取链接状态、协商速率和能力。
  3. 配置PHY：根据系统需求（如强制百兆全双工、启用自动协商等），通过MDIO写入PHY的相应寄存器。
  4. 配置EMAC基于PHY状态：一旦PHY链接建立，就需要根据协商结果（速度、双工模式）来配置EMAC的MACCONTROL寄存器。例如，设置FULLDUPLEX位，以及RMIISPEED位（在RMII模式下）。

EMAC核心寄存器示例：

  • MACCONTROL：这是总控制寄存器。需要根据PHY状态设置FULLDUPLEX、GMIIEN（使能GMII模式）、TXEN、RXEN等位。
  • RXMBPENABLE：接收多缓冲池使能寄存器。用于设置接收帧的过滤规则，例如是否接收广播帧、多播帧、CRC错误帧等。在初始化时，通常需要使能基本的接收类型。
  • RXUNICASTSET：设置接收单播帧的地址过滤。
  • **TXHDP/RXHDP（每个通道）：发送/接收头描述符指针寄存器。这是DMA操作的核心。驱动需要初始化一个描述符链表（Descriptor Chain）在内存中，并将第一个描述符的物理地址写入此寄存器。描述符中包含了数据缓冲区的地址、长度、以及下一个描述符的指针等信息。

驱动开发心得：DM6467的EMAC使用CPPI（通信端口编程接口）风格的DMA描述符。描述符结构体的对齐（通常需要32字节对齐）和缓存一致性（Cache Coherency）问题是驱动稳定性的关键。在启用缓存（Cache）的系统中，必须在将描述符交给EMAC之前，使用CacheWBInv或类似操作确保数据写回内存；同样，在EMAC更新描述符后，需要CacheInv来使缓存失效，以便CPU读取到最新状态。忽略缓存操作是导致数据丢失或驱动卡死的最常见原因。

3.2 HPI寄存器配置与主机端编程模型

HPI的寄存器相对较少，但理解其访问模型至关重要。

HPI从机端（DM6467）视角：

  • HPIC(HPI Control Register)：这是主机和DM6467都能读写的寄存器。其中的HWOB（半字顺序）位在HPI16模式下非常重要，它决定了32位数据中两个半字的传输顺序。主机和DM6467必须对此有一致的设置。DSPINT位允许主机向DM6467发起中断；HINT位允许DM6467向主机发起中断。
  • HPIA(HPI Address Register)：分为HPIAW（写地址）和HPIAR（读地址）。在单HPIA模式下，主机对HPIA的访问会同时更新这两个寄存器。在双HPIA模式下，主机可以独立设置读和写的地址。典型操作流程：主机先写HPIA设置目标内存地址，然后通过读写HPID寄存器来传输数据。如果使能了自动递增（通过配置HPIC），则每次访问HPID后，HPIA会自动增加（增加量取决于访问宽度是半字还是字）。

主机端（如FPGA）编程步骤：

  1. 初始化：主机通过HPI读取HPIC，确认接口就绪。根据需要配置HWOB位。
  2. 设置地址：将目标内存地址写入HPIA（可能需要两个半字周期）。
  3. 数据传输：
    • 写数据：主机将数据写入HPID寄存器。HPI内部的写FIFO（8字深）会暂存数据，然后通过EDMA3控制器写入系统内存。主机必须监控HRDY信号，在FIFO满时等待。
    • 读数据：主机从HPID寄存器读取数据。如果数据不在读FIFO中，HPI会通过EDMA3从系统内存预取，此时HRDY会变高，主机必须等待。
  4. 中断处理：主机可以轮询或通过HINT信号接收DM6467的中断。同样，DM6467可以检测HPIC.DSPINT位来响应主机中断。

性能优化技巧：

  • 利用自动递增：对于连续内存块的读写，务必在HPIC中使能自动递增模式，这样只需设置一次地址。
  • 利用Burst访问：HPI支持突发访问。主机可以在一个HSTROBE有效期内，快速连续进行多次HPID访问（只要HRDY保持为低），这比每次访问都重新操作HSTROBE效率更高。
  • FIFO管理：理解HRDY在FIFO满/空时的行为，编写主机代码时做好流控，避免数据丢失。

3.3 USB 2.0寄存器框架与DMA通道配置

DM6467的USB控制器寄存器集非常庞大，但结构清晰，主要分为全局控制、端点控制和DMA（CPPI）控制三大块。

核心寄存器组解析：

  1. 全局控制与状态：

    • CTRLR(Control Register)：软件复位、PHY复位、模式选择（主机/设备）等全局控制。
    • DEVCTL(Device Control Register)：在设备模式下，用于检测总线状态（如连接、速度）；在主机模式下，用于控制端口电源和复位。
    • FADDR(Function Address)：在设备模式下，存放主机枚举后分配的设备地址。

  2. 端点控制寄存器： 每个端点（EP0, EP1_TX, EP1_RX, ...）都有一套独立的寄存器，通过INDEX寄存器来选择当前操作哪个端点。

    • TXMAXP/RXMAXP：设置该端点单次传输的最大数据包大小。对于高速批量端点，最大可以是512字节。
    • PERI_TXCSR/PERI_RXCSR（设备模式）或HOST_TXCSR/HOST_RXCSR（主机模式）：端点的控制状态寄存器。这是驱动操作最频繁的寄存器，包含标志位如：TXPKTRDY（数据包已准备好发送）、RXPKTRDY（接收到数据包）、FIFOFULL、ERROR等。驱动通过查询或中断响应这些位来管理数据传输。
    • HOST_TXTYPE/HOST_RXTYPE（主机模式）：设置目标设备的地址、端点号以及传输类型（控制、中断、批量、同步）。
    • HOST_TXINTERVAL/HOST_RXINTERVAL（主机模式）：设置中断/同步端点的轮询间隔，或批量端点的NAK超时时间。

  3. CPPI DMA引擎寄存器： USB控制器内部集成了CPPI DMA引擎，用于在USB FIFO和系统内存之间高效搬运数据。这是实现高性能USB传输的关键。

    • TXFIFOADDR/RXFIFOADDR：设置每个端点的FIFO在内部4KB RAM中的起始地址。需要合理分配，避免重叠。
    • TXFIFOSZ/RXFIFOSZ：设置每个端点FIFO的大小。需要根据端点的最大包大小和预期的吞吐量来分配。
    • 通道状态与队列管理：对于每个DMA通道（TX0-3, RX0-3），都有一组状态字寄存器（TCPPIDMASTATEW0-5,RCPPIDMASTATEW0-6）和一个完成指针寄存器（TCPPICOMPPTR,RCPPICOMPPTR）。驱动通常不直接操作这些寄存器，而是操作内存中的队列管理器（Queue Manager, QM）描述符。CPPI DMA会自动从QM获取描述符，完成数据传输后更新描述符状态并触发中断。

驱动架构核心：基于Linux的USB驱动（如dwc_otg或musb-hdrc）已经很好地封装了这些底层细节。但在裸机或深度定制场景下，你需要：

  1. 初始化USB控制器核心和PHY。
  2. 为每个使用的端点配置FIFO地址和大小。
  3. 初始化QM，创建传输描述符链表（TD），并将其提交给相应的DMA通道队列。
  4. 在中断服务程序中，检查INTSRCR和INTMSKR确定中断来源（例如，传输完成、USB复位、挂起等），然后处理相应的端点状态，并重新提交新的TD以维持数据传输流。关键陷阱：USB DMA也面临严重的缓存一致性问题。用于DMA的数据缓冲区必须是缓存行对齐的，并且在启动DMA传输前，必须将CPU缓存中的数据写回内存（CacheWBInv）；在DMA传输完成后、CPU读取数据前，必须使缓存失效（CacheInv）。

4. 硬件设计与调试实战经验

理论最终要落到板卡上和代码里。下面分享一些在硬件设计和调试阶段积累的、数据手册上不会写的经验。

4.1 PCB布局布线要点

  1. 时钟信号是生命线：无论是EMAC的MRCLK/MTCLK，还是USB的60MHzUSB_CLK，亦或是HPI的HCLK（如果使用同步模式），都必须作为关键信号处理。走线尽可能短、直，远离高速数据线和开关电源。在源端或终端考虑串联匹配电阻（其值需根据仿真确定，通常22-50欧姆），以抑制过冲和振铃。
  2. 差分对严格等长：对于USB的DP/DM差分对，必须严格保持线长匹配（误差建议在5mil以内），并控制差分阻抗为90欧姆。走线应平行、紧耦合，避免在差分对之间穿线。
  3. 数据总线组内等长：对于HPI的HD[31:0]数据总线、EMAC的MRXD[7:0]/MTXD[7:0]，组内所有信号线的长度应尽量匹配，以减少偏斜（Skew）。通常要求组内长度差控制在几十个mil以内。
  4. 电源去耦：在每个芯片的电源引脚附近，放置足够数量且容值搭配（如0.1uF + 10uF）的退耦电容。特别是USB PHY和DM6467的I/O电源域（如DVDD3318_USB），其电源噪声会直接影响信号质量。
  5. 参考平面完整：高速信号线下方必须有完整、连续的参考平面（地或电源），避免跨分割，为返回电流提供低阻抗路径。

4.2 上电初始化与复位序列

  1. 电源时序：确保核心电源、I/O电源、PLL模拟电源的上电顺序符合数据手册要求。错误的电源时序可能导致内部闩锁或功能异常。
  2. 复位释放：在确保所有电源稳定后，再释放芯片的复位信号。复位期间，配置引脚（如HPI16/32,BOOTMODE[3:0]）必须保持稳定，因为它们决定了芯片的启动和接口配置。
  3. 时钟稳定：在释放复位前，确保输入的系统时钟（如OSCIN）已经稳定运行。
  4. PHY初始化：系统上电后，通过GPIO或电源管理芯片控制以太网PHY和USB PHY的复位引脚，保持一定时间的低电平后再释放，确保PHY完成内部初始化。

4.3 软件调试与问题排查

当接口不通时，系统化的排查能节省大量时间。

EMAC/MDIO问题排查清单：

  1. 时钟和电源：首先用示波器测量MRCLK/MTCLK是否存在？频率和幅值是否正确？PHY的模拟电源是否正常？
  2. MDIO通信：编写最简单的MDIO读PHY ID的程序。用逻辑分析仪抓取MDCLK和MDIO波形，检查帧格式是否正确（前导码、起始位、操作码、地址、数据）。如果MDIO不通，后续所有配置都无从谈起。
  3. 链接状态：读取PHY的BMSR寄存器，确认物理链接是否建立（Link Status位），以及自协商是否完成。
  4. 环回测试：配置PHY和EMAC进入内部环回模式（Loopback），发送一个已知的数据包，看是否能正确接收。这可以隔离外部网络问题。
  5. 描述符与缓存：检查DMA描述符的物理地址是否正确写入TXHDP/RXHDP？描述符的Next Descriptor Pointer是否形成正确的链表或设置为NULL？务必检查并添加正确的缓存维护操作（CacheWBInv和CacheInv）。这是最隐蔽的bug来源之一。

HPI问题排查清单：

  1. 信号完整性：用示波器检查HSTROBE、HRDY、HD等关键信号的波形。有无过冲、振铃？建立/保持时间是否满足？（可以手动放慢访问速度来测试）。
  2. HRDY行为：主机程序是否正确地等待HRDY变低？在HRDY为高时拉高HSTROBE会导致访问失败。
  3. 访问顺序：在HPI16模式下，是否正确地处理了HHWIL信号和半字顺序（HWOB）？读取的32位数据高低半字是否错位？
  4. 地址映射：确认主机访问的HPI地址是否映射到了DM6467期望的内存区域？检查HPI主控的内存映射表（表7-82）。

USB问题排查清单：

  1. PHY供电与时钟：确认USB PHY的3.3V/1.8V电源正常，60MHz时钟输入稳定。
  2. 连接检测：在设备模式下，检查DEVCTL寄存器的FSDEV、LSDEV、VBUS等位，确认USB线缆已连接且VBUS供电正常。
  3. 端点0枚举：USB通信始于端点0的控制传输。使用USB协议分析仪（如Beagle USB, Ellisys）是最强大的工具，可以捕获原始的USB数据包，查看主机发出的SETUP令牌、DATA阶段和STATUS阶段是否被正确响应。驱动中端点0的中断服务程序是关键。
  4. DMA传输：对于大容量数据传输（如Bulk端点），确保DMA描述符链表配置正确，并且缓存操作无误。检查INTSRCR寄存器，确认是哪个端点触发了中断（传输完成？错误？）。