在芯片设计领域，存储架构的选择直接关系到性能、功耗、成本和制造可行性。近期关于谷歌 Frozen v2 芯片可能弃用台积电 CoWoS 先进封装、转向片上 SRAM 的讨论，实际上触及了高性能计算芯片在内存墙挑战下的核心权衡问题。这种转变并非简单的技术路线调整，而是对芯片带宽、延迟、面积和系统级效率的重新考量。
理解这一决策需要先厘清几个关键概念：CoWoS 是台积电的 2.5D/3D 封装技术，通过硅中介层连接芯片与高带宽内存；SRAM 是静态随机存储器，速度快但密度低、成本高；内存墙指的是处理器速度与内存访问速度不匹配导致的性能瓶颈。谷歌作为自研芯片的重要参与者，其 TPU 系列已经证明了定制化架构对 AI 工作负载的价值，Frozen v2 的存储架构选择将直接影响其下一代 AI 加速器的竞争力。
本文将从技术背景、架构对比、决策因素和行业影响四个层面，分析片上 SRAM 与 CoWoS 封装 HBM 的方案差异，并探讨这种转变对芯片设计者和终端用户的实际意义。
1. 理解 CoWoS 封装与 HBM 的技术组合
1.1 CoWoS 封装的工作原理与优势
CoWoS 是台积电 Chip on Wafer on Substrate 的缩写，属于 2.5D 封装技术。其核心是在硅中介层上并排放置计算芯片和 HBM 内存堆栈，通过硅通孔实现高密度互连。这种架构的优势在于：
- 带宽提升：HBM 通过宽总线与计算芯片直连，位宽可达 1024 位，远超 DDR5 的 64 位。
- 空间效率：垂直堆叠的 DRAM 芯片显著减少了 PCB 面积，适合空间受限的服务器和数据中心场景。
- 功耗优化：短距离通信降低了驱动电流需求，HBM2E 的能效比可达 DDR5 的 3 倍以上。
在实际项目中，使用 CoWoS 封装的芯片通常需要配套的散热设计和电源管理方案。例如，NVIDIA H100 的板卡设计就包含了专门的气流导流罩和电压调节模块。
1.2 HBM 的内存特性与瓶颈
HBM 将多个 DRAM 芯片垂直堆叠，并通过微凸块与中介层连接。它的性能特征包括：
- 带宽指标：HBM2E 单堆栈带宽约 460 GB/s，HBM3 可提升至 819 GB/s。
- 容量限制：单堆栈容量通常为 4-16 GB，多堆栈配置会增加封装复杂度和成本。
- 延迟特性：虽然带宽高，但访问延迟仍高于片上缓存，需要软件预取优化。
HBM 的瓶颈不仅在于成本（占芯片总成本 30%-50%），还包括供应链依赖和良率挑战。CoWoS 中介层的缺陷会直接影响整个封装模块的可用性。
2. 片上 SRAM 的架构价值与实现挑战
2.1 SRAM 在缓存层级中的定位
SRAM 是 CPU 和专用加速器中最快的存储单元，通常用作 L1/L2/L3 缓存。与 DRAM 相比，SRAM 的优势包括：
- 访问速度：读写延迟在纳秒级别，无需刷新电路。
- 功耗效率：静态功耗较低，动态功耗与开关频率相关。
- 集成度：可直接在逻辑芯片上制造，无需额外封装步骤。
但 SRAM 的密度远低于 DRAM，单位面积的存储容量只有 DRAM 的 1/20-1/50。这意味着大容量 SRAM 会显著增加芯片面积和成本。
2.2 全 SRAM 架构的可行性分析
谷歌 Frozen v2 考虑弃用 CoWoS+HBM，转向全 SRAM 架构，这种设计在极端场景下有其合理性：
- 确定性延迟：片上 SRAM 的访问时间可预测，适合实时推理场景。
- 简化系统：去除 HBM 和封装中介层，降低制造复杂度和故障点。
- 带宽独占：SRAM 带宽不被其他处理器共享，保证计算单元利用率。
但全 SRAM 方案面临严峻的面积约束。假设需要 40 GB 存储容量，采用 5nm 工艺的 SRAM 密度约 0.025 GB/mm²，仅存储单元就需要 1600 mm² 的芯片面积，远超当前最大 reticle limit。
3. 技术决策的关键权衡因素
3.1 性能与成本的平衡点
选择存储架构时，需要评估工作负载的特性和成本敏感度：
| 考量维度 | CoWoS + HBM 方案 | 全 SRAM 方案 |
|---|---|---|
| 带宽上限 | 高（多堆栈 HBM3 > 3 TB/s） | 受芯片面积限制 |
| 访问延迟 | 中等（100-200 纳秒） | 极低（1-10 纳秒） |
| 容量扩展 | 相对容易（增加 HBM 堆栈） | 困难（受芯片面积制约） |
| 单芯片成本 | 封装成本占比高 | 晶圆成本占比高 |
| 制造良率 | 受封装工艺影响大 | 受大芯片良率影响 |
对于谷歌的 AI 训练工作负载，需要权衡的是：HBM 的高带宽是否被充分利用，还是大部分时间缓存命中率已经足够高。如果算法访问模式具有高局部性，SRAM 的优势会更明显。
3.2 功耗与热管理的差异
CoWoS 封装的功耗分布包括计算芯片、HBM 和中介层互连。典型的高性能 AI 芯片中，HBM 功耗可占总功耗的 30%-40%。全 SRAM 方案虽然消除了 HBM 功耗，但大容量 SRAM 的静态功耗不容忽视。
热管理方面，CoWoS 封装需要解决计算芯片和 HBM 堆栈的热耦合问题。SRAM 方案的热量更集中，但对散热界面材料的要求相对简单。
3.3 供应链与制造风险
CoWoS 产能近年来一直紧张，台积电的封装能力成为高端芯片的瓶颈。转向片上 SRAM 可以避免封装产能竞争，但需要面对大尺寸芯片的良率挑战。
在芯片测试方面，CoWoS 封装后的测试只能覆盖整体功能，而单片大芯片可以在晶圆测试阶段进行更全面的筛查。
4. 行业影响与设计启示
4.1 对 AI 芯片架构的示范效应
如果谷歌 Frozen v2 确实转向全 SRAM 架构，可能会影响其他 AI 芯片设计公司的技术路线：
- 专用化趋势：针对特定算法优化存储层级，而非追求通用高带宽。
- 软件协同：需要编译器和技术栈更好地利用缓存局部性。
- 异构集成：可能探索 Chiplet 架构下的 SRAM 专用晶粒。
目前已知的案例中，Groq 的张量流处理器已经证明了 SRAM 统一内存架构的可行性，但其容量规模相对较小。
4.2 对芯片设计方法的改变
全 SRAM 架构要求设计团队在早期就深度参与存储子系统的规划：
- 架构探索：需要更精确的内存访问 trace 分析和模拟。
- 物理设计：大容量 SRAM 的布局布线对时序收敛提出挑战。
- 验证方法：缓存一致性模型和内存模型需要额外验证场景。
在实际项目中，建议采用层次化验证策略：先通过架构模拟评估性能收益，再在 RTL 阶段实现关键路径的优化。
4.3 对终端用户的实际意义
对于使用谷歌云 AI 服务的开发者来说，架构转变可能带来以下影响：
- 成本结构：如果芯片成本降低，推理服务的定价可能更有竞争力。
- 性能特征：低延迟场景的响应时间更稳定，但大模型训练可能受容量限制。
- 编程模型：可能需要调整数据布局和计算图优化策略。
最终用户通常不直接感知底层硬件变化，但性能提升和成本降低会通过服务质量和价格体现出来。
5. 实施挑战与应对策略
5.1 芯片设计阶段的关键技术点
实现大容量片上 SRAM 需要解决多个工程挑战：
- 存储器编译器选择：需要评估不同 foundry 提供的 SRAM 编译器在面积、功耗和速度上的权衡。
- 电源网络设计：大阵列 SRAM 的瞬时电流要求强大的供电网络和去耦电容。
- 测试电路：需要内置自测试逻辑覆盖 SRAM 单元的故障模型。
在项目实践中，建议采用增量策略：先在小芯片上验证 SRAM 宏单元的特性，再扩展到全芯片规模。
5.2 软件栈的适配要求
硬件架构变化需要软件栈相应调整：
- 编译器优化：需要识别数据局部性模式，自动安排数据在 SRAM 中的布局。
- 驱动层适配：内存管理单元需要重新配置地址映射和缓存策略。
- 框架支持：TensorFlow、PyTorch 等框架可能需要添加特定的内存分配器。
对于已有代码库，兼容性保障至关重要。理想的做法是提供向后兼容的运行时，同时暴露新架构的特有优化接口。
5.3 验证与调试方法论
全 SRAM 架构的验证重点包括：
- 功能正确性：覆盖所有 SRAM bank 的并发访问场景。
- 性能验证：通过真实负载验证带宽和延迟指标。
- 可靠性测试：进行老化测试和软错误率评估。
调试方面，需要丰富的性能计数器和跟踪缓冲区，帮助定位存储瓶颈。建议在芯片中预留足够的观测点，方便系统级性能分析。
芯片架构决策需要在性能、功耗、面积和成本之间找到平衡点。谷歌 Frozen v2 的潜在转变反映了 AI 芯片行业对定制化方案的持续探索。无论是坚持 CoWoS+HBM 还是转向全 SRAM，关键都在于与目标工作负载的匹配度。
对于芯片设计团队，这种架构评估应当基于真实的数据访问模式，而非峰值性能指标。在实际项目中，建议先构建准确的性能模型，再决定存储层次的具体实现方案。随着工艺进步和新技术出现，存储架构的创新将继续推动计算效率的提升。