一、结构拆分：沟槽MOS长什么样
1.1 核心创新：把"沟"刻进硅里
平面MOS的电流要绕过栅极下方的耗尽区，只能走旁边；VD-MOS在表面多做了一层N+漂移区来改善，但本质上还是横向主导。
沟槽MOS的设计思路完全不一样——用反应离子刻蚀（RIE）在硅片上挖出一排排深槽，槽的侧壁上生长氧化层，然后填充多晶硅作为栅电极。这样一来，栅极不再平躺在硅表面，而是"站"进了硅体内部，电流直接从源极垂直向下，穿过沟道区域，流向漏极底部的N+ substrate，中间没有任何拐弯。
你可以把沟槽MOS想象成在一块硅片上竖起了一排排"栅栏"，每根栅栏都是一个微型MOSFET的栅极，无数根并联，电流从栅栏之间的"过道"垂直通过。这就是为什么沟槽MOS的导通电阻（Rds_on）能做得比平面MOS低得多——电流路径短了、截面大了、拐角损耗没了。
1.2 详细结构解剖（从顶部到底部）
我们把一个沟槽MOSFET单元剖开，从上到下看：
最顶层：Source（源极）金属层 + 源区
- 铝或铝合金，通过钝化层开孔与硅表面的N+源区接触。N+源区是重掺杂多晶硅或硅本身，接触电阻极低。
源区下方：P-body（体区）——这是沟道的家
- P型掺杂区域，厚度约0.5~2μm，浓度受离子注入控制。这个区域是"反型层"的诞生地——当栅极加正电压时，P-body中的少子（电子）被吸引到氧化层界面，形成N型反型层，也就是沟道。电流从这个沟道垂直流下。
沟槽侧壁：Gate Oxide + 多晶硅栅
- 侧壁上热生长一层超薄SiO₂（约30~100nm），质量要求极高——这里既是绝缘层，又是反型层的"舞台"。氧化层质量不过关，沟道迁移率直接打折。侧壁之外填充的是LPCVD多晶硅，既是栅电极，也是电流垂直通道的"围墙"。
沟槽底部：过渡区域（Bottom Corner）
- 这里是沟槽MOS的**“软肋”**——电场在沟槽底部拐角处高度集中，容易引发局部击穿。这也是为什么V型槽结构后来被提出来解决这个问题（后面会讲）。
沟槽下方外延层：N- drift区（漂移层）
- 和VD-MOS一样，这里是承受高压的主力。N-外延层厚度和掺杂浓度决定器件的耐压等级，厚度越厚、掺杂越淡，耐压越高，但导通电阻也随之上升——这是一个经典权衡。
最底部：N+ substrate（漏极衬底）
- 重掺杂硅，机械支撑+漏极集流体。封装时背面镀金/银，直接焊到引线框架上作为热传导和漏极电流通路。
1.3 单元结构：方形阵列 vs 六边形
沟槽MOS的元胞（cell）排布通常有两种：
- 方形单元（Square Cell）：沟槽为正方形网格，工艺友好，但相邻沟槽拐角处电场叠加明显。
- 六边形单元（Hexagonal Cell）：沟槽为六边形排布，电场分布更均匀，拐角效应更小，但刻蚀和填充工艺难度更高。
实际产品中方形单元更常见，因为工艺窗口更宽，良品率高。
1.4 U型槽 vs V型槽：同与不同
U型槽（Trench U-shape）：就是我们上面描述的标准结构，沟槽侧壁垂直，底部为圆角过渡。工艺相对成熟，但底部电场集中问题始终存在。
V型槽（Trench V-shape）：通过特殊的各向异性刻蚀工艺（比如KOH溶液湿法刻蚀，利用硅的晶向选择性），在特定晶向的硅片上刻出V字形槽。V型槽的优势在于底部尖锐，电场分布更均匀，且击穿电压对槽深的容忍度更高。但V型槽对晶向要求严格，只能在特定晶圆上实现，通用性不如U型槽。
目前主流产品几乎清一色是U型槽，V型槽主要出现在一些特殊高压场景或专利保护的特殊结构中。
二、工艺制成：沟槽是怎么"挖"出来的
2.1 工艺流程总览
硅片准备（N- epiwafer） ↓ 生长初始氧化层（垫氧） ↓ 沉积氮化硅（Si₃N₄）——作为刻蚀阻挡/应力缓冲 ↓ 光刻定义沟槽图形（光刻胶图形化） ↓ 反应离子刻蚀（RIE）——挖槽（核心工艺） ↓ 沟槽清洗（去残胶/自然氧化层去除） ↓ 热氧化生长栅氧化层（Gate Oxide） ↓ LPCVD沉积多晶硅（填槽+栅极形成） ↓ 多晶硅掺杂（磷扩散或离子注入） ↓ 多晶硅CMP平坦化（去除多余多晶硅） ↓ 光刻+刻蚀去除场区多晶硅（只保留沟槽内） ↓ P-body 离子注入（形成体区） ↓ 高温退火推进P-body（推进结深） ↓ N+ 源区离子注入 + 退火 ↓ 沉积PSG/钝化层 ↓ 光刻开孔（源极接触） ↓ 金属蒸发/溅射（AlSi/Cu） ↓ 光刻+刻蚀形成金属图形 ↓ 背面研磨 + 背面金属化 ↓ 测试分选 → 划片 → 封装2.2 关键工艺步骤详解
Step 1：沟槽刻蚀——这是沟槽MOS的"灵魂"
沟槽刻蚀是整个工艺中最关键、最难控制的一步。业界普遍使用反应离子刻蚀（RIE, Reactive Ion Etching），也叫"深槽刻蚀"。
为什么要用RIE？
- RIE是各向异性刻蚀：离子在电场加速下垂直轰击硅表面，侧壁几乎不刻蚀。这意味着可以挖出垂直陡峭的深槽，深度可达2~5μm，而宽度只有0.5~1μm——这种高深宽比是湿法刻蚀根本无法实现的。
- 刻蚀气体通常用SF₆（提供氟自由基刻蚀硅）+ O₂（调节自由基浓度）+ C₄F₈（形成钝化膜保护侧壁）。通过调节气体比例和功率，可以精确控制刻蚀速率和选择比。
工艺难点在哪里？
难点①：深槽刻蚀的"Loading Effect"
- 槽的开口面积大小会影响刻蚀速率——开口越小，氟自由基消耗越快，局部刻蚀速率下降。这会导致同一片晶圆上大小不同的沟槽深度不一致，进而导致器件参数分散。
- 解决办法：优化刻蚀气体的补充方式，采用" Bosch工艺"（刻蚀→钝化交替进行）来维持高深宽比。
难点②：沟槽底部损伤
- 高能离子轰击会在槽底引入晶格损伤，这些损伤如果不清干净，后续热氧化生长的栅氧化层质量会大打折扣，漏电流飙升。
- 解决办法：刻蚀后必须进行专门的清洗工艺（通常用HF/HNO₃混合液去除损伤层），然后再做氧化。
难点③：沟槽形貌控制
- 理想形貌是垂直侧壁+圆角底部（U型）。底部太尖（类似V型但控制不好）会加剧电场集中；底部太圆（Rounded Bottom）需要额外的工艺步骤，但有助于降低电场峰值。顶级foundry会专门做"槽底圆化工艺"（Corner Rounding）来改善可靠性。
Step 2：栅氧化层生长——沟道品质的命根子
槽挖好后，接下来的关键步骤是在侧壁上生长一层高质量SiO₂，这层氧化层就是MOSFET的栅氧化层，其质量直接决定沟道迁移率和器件可靠性。
工艺选择：干氧氧化（Dry Oxidation）
与平面MOS不同，沟槽MOS的栅氧化层是在狭窄的深槽侧壁上生长的，对氧化层的一致性和缺陷密度要求更高。业界通常采用干氧氧化法：
- 温度：900~1100℃，在大气压或低压条件下，通入高纯O₂进行氧化。
- 干氧氧化的优势：氧化层缺陷密度低（比湿氧低1~2个数量级）、击穿场强高（~10MV/cm）、界面态密度低。
- 氧化层厚度控制：通常30~100nm（根据耐压等级调整）。厚度每增加一倍，栅电容下降一半，但栅驱动电压也要相应提高。
为什么氧化层质量这么重要？因为沟道就在这层氧化层旁边形成。反型层中的电子要在氧化层界面附近运动，如果界面有大量缺陷（ dangling bond），电子会被散射，迁移率大幅下降，最终表现为Rds_on升高、器件效率降低。高质量干氧氧化层是沟槽MOS高性能的基础保障。
Step 3：多晶硅填充与平坦化
LPCVD（低压化学气相沉积）沉积多晶硅填充沟槽：
- 前驱体气体：SiH₄（硅烷），在600~650℃、低压条件下热分解，硅原子沉积在槽内。
- 填充过程：高深宽比槽的填充是个技术活——气体分子要钻进窄槽底部不容易，容易出现" void"（空洞），导致槽内多晶硅不连续，栅电阻增大。
- 解决思路：优化沉积温度、压力和SiH₄流量，通常采用"播种+回填"两段式工艺，先低温播种保证底部覆盖，再高温快速回填。
CMP（化学机械平坦化）：
- 沉积的多晶硅会高出硅表面，必须用CMP磨平，只保留沟槽内的多晶硅作为栅电极。这是半导体制造的标准平坦化工艺。
Step 4：P-body形成——离子注入的精确控制
这是形成器件耐压区（漂移层）和沟道区的关键步骤：
P-body离子注入：
- 注入离子：硼（B）离子
- 注入能量：通常60~200keV，剂量：1×10¹³~1×10¹⁴ cm⁻²
- 注入后需要高温退火（1000~1150℃）来激活硼离子并推进PN结深度。结深约0.8~2μm，过深会增加导通电阻，过浅则沟道调制不足。
N+源区注入：
- 注入离子：砷（As）或磷（P），砷更常用（扩散系数小，结深更浅更可控）
- 注入能量：40~80keV，剂量：1×10¹⁵~5×10¹⁵ cm⁻²
- 源区要做得又浅又高掺杂：浅是为了减少结电容（提升开关速度），高掺杂是为了降低接触电阻。
2.3 沟槽MOS工艺的特殊挑战
相比平面MOS，沟槽MOS的制造难度要高出不少，主要体现在三点：
①栅氧化层生长在深槽侧壁——氧化层质量受深槽形貌影响很大，底部和侧壁中部的氧化层厚度均匀性控制是一大挑战。
②深槽刻蚀的工艺窗口窄——刻蚀太深（穿通外延层）→器件击穿电压降低；刻蚀太浅（沟道区域未完全形成）→导通电阻增大。最佳窗口只有±0.2μm，对设备重复性和工艺控制要求极高。
③多晶硅填充的空洞问题——高深宽比沟槽填充一直是工艺工程界的难题，空洞会导致栅极开路或短路，直接报废。填充工艺需要精确的温压气体动力学控制。
正是这些工艺挑战，导致沟槽MOS的制造成本高于平面MOS，也解释了为什么同样耐压等级下，沟槽MOS的价格通常是平面MOS的1.5~3倍。
三、对电源性能的关键提升
3.1 导通电阻：质的飞跃
这是沟槽MOS相比平面MOS最大的优势。
平面MOS：电流从源极横向流动到JFET区域，再纵向通过漂移层。JFET区域对电流有"夹窄"效应，导通电阻中的JFET分量占总Rds_on的30~50%，这是平面结构的固有问题，无法从根本上消除。
沟槽MOS：电流直接从沟槽侧壁之间的垂直通道通过，没有任何JFET夹窄效应。Rds_on的降幅可达平面MOS的30~50%，在同等芯片面积下。这意味着：同样的导通损耗，用沟槽MOS可以缩小芯片面积；同样芯片面积，用沟槽MOS损耗更低。
实际意义：在48V→5V/100A的BUCK转换器中，如果用平面MOS，效率瓶颈可能卡在85%；换用低Rds_on的沟槽MOS后，效率轻松提升到91~93%，损耗降低近一半。
3.2 开关速度：受益于更小的米勒电容
沟槽MOS的结构特点——栅极深入硅内部，侧壁沟道距离短——带来一个额外的好处：米勒电容（Cgd）更小。
- 平面MOS的Cgd来自栅-漏交叠区域，横向结构导致交叠面积较大。
- 沟槽MOS的栅-漏交叠仅在沟槽底部小范围存在，Cgd显著降低。
Cgd越小，米勒平台的充电/放电时间越短，开关速度越快，开关损耗越低。这对高频DCDC转换器（开关频率>500kHz）来说是核心优势。
3.3 体积与功率密度
Rds_on降低30~50%带来的直接结果：同等电流规格下，沟槽MOS的芯片面积可以缩小约30~40%。芯片小了，封装就可以用更小的Footprint，对于追求高功率密度的场合（服务器电源、GPU供电、户外储能），这是关键价值。
3.4 设计选型建议
如果你在选型时看到"Trench MOSFET"这个描述，可以优先考虑它。相比平面MOS，它在效率和功率密度上有明显优势。
但注意两个：
- 不是所有叫"Trench"的都一样——槽深、槽宽、元胞密度不同，性能差异很大。购买前最好看芯片截面TEM照片，或问FAE要Rds_on×Qg的品质因子（FoM）来横向比较。
- 耐压与Rds_on的权衡——沟槽MOS的漂移层设计同样受耐压限制，低压型号（30V以下）沟槽优势最明显；100V以上沟槽MOS的成本和工艺难度急剧上升，此时Super Junction可能是更优解（后续会专门讲）。