RC21008B000GND#BB0 可编程时钟发生器datasheet解读

1、芯片简介

1.1 描述

RC210xxB 系列器件是瑞萨电子第七代高性能可编程时钟发生器，适用于计算、数据通信及工业领域。

1.2 应用

▪ 高性能计算

▪ 数据中心加速器

▪ 企业级存储

▪ 交换机与路由器

▪ 工业应用

1.3 特点

▪ 156.25MHz 下，均方根相位抖动：169fs（典型值）

▪ PCIe® 第七代共用时钟抖动：8fs RMS（典型值）

▪ 支持 PCIe SRIS 与 SRNS 模式

▪ LVCMOS 输出频率范围：1kHz～200MHz

▪ LVDS/LP-HCSL 输出：1kHz～650MHz

▪ LP-HCSL 内置 100Ω 或 85Ω 终端匹配电阻

▪ 可通过简易交流耦合方式适配 LVPECL、CML 电平

▪ 4 路可编程通用输入（GPI）、5 路可编程通用输入输出（GPIO）

▪ 支持 400kHz I2C/SMBus 或 20MHz SPI 接口

▪ 配置方式：工厂一次性可编程存储器（OTP）预烧录、串行接口、外接 I2C EEPROM

▪ OTP 存储器最多存储 4 套完整配置或 27 套部分配置

▪ 工作电压：1.8V、2.5V、3.3V；工作温度：-40℃～+85℃

▪ RC21012B — 12 对差分输出

・6mm×6mm 48 引脚 QFN 封装，可选内置晶振

▪ RC21008B — 8 对差分输出

・5mm×5mm 40 引脚 QFN 封装，可选内置晶振

▪ RC21005B — 5 对差分输出

・4mm×4mm 32 引脚 QFN 封装，内置晶振

2、框图与Pin功能解释

2.1 名词解释

▪ MUX

= Multiplexer：多路选择器（时钟切换开关），此时钟芯片框图里，MUX 是APLL 锁相环的参考时钟选择开关。

▪ XO

Crystal Oscillator 晶体振荡电路 ：外接 48MHz 无源晶振 → XO 电路起振，稳定输出 48MHz 固定基准时钟，仅此一步，不做任何倍频、分频，48M → 100M 完整变换流程（真正实现频率转换的是 APLL）

▪ LVDS / LP-HCSL / LVCMOS

这三个是RC210xxB 差分输出引脚可软件切换的三种信号标准，本质是驱动电路结构、电压摆幅、差分 / 单端、匹配方式、适用场景完全不同，分别对应以太网、PCIe、低速 FPGA/MCU 三类设备。

▪ LVCMOS

（Low Voltage CMOS 低压单端 CMOS 电平）

核心特征

• 信号类型：单端信号（OUT 单独输出，OUTb 可关闭 / 反相输出），不是差分；
• 电压由该输出域VDDO决定（1.8V/2.5V/3.3V 三档）；
  • 3.3V LVCMOS：高≈3.2V，低≈0.05V
  • 2.5V LVCMOS：高≈2.0V，低≈0.04V
  • 1.8V LVCMOS：高≈1.75V，低≈0.04V
• 输出频率上限：200MHz（高速不推荐）；
• 驱动：推挽电压输出，无内置端接，短走线不用匹配电阻；

优缺点

✅ 优点：简单、成本低、直接接 FPGA/MCU 普通 IO；

❌ 缺点：单端抗干扰差、EMI 辐射大、高频抖动差、只能跑 200M 以内；

适用场景

低速工业芯片、FPGA 普通系统时钟、低速 IO 同步时钟、板内短距离走线。

▪ LVDS

（Low Voltage Differential Signaling 低压差分信号）

核心特征

• 差分信号（OUT+ / OUT - 成对输出）；

• 差分摆幅典型 350mV，共模电压≈1.2V；

• 恒流 3.5mA 驱动，需要接收端跨 100Ω 终端电阻；

• 输出频率最高 650MHz；

• RC210xx 内部无 LVDS 端接，外部必须 100Ω 匹配；

优缺点

✅ 差分抗干扰强、EMI 小、功耗中等；

❌ 摆幅偏小，高速 PCIe 抖动不达标，不适合 PCIe 参考；

适用场景

10G/25G 以太网 PHY、背板差分时钟、通用高速差分同步时钟。

▪ LP-HCSL

（Low Power High-Speed Current Steering Logic 低功耗高速电流逻辑）

RC210xxB 专为 PCIe Gen1~7 设计的标准输出电平

核心特征

1. 差分信号，芯片内置 85Ω / 100Ω 差分源端电阻，PCB 无需外加匹配；

2. 单端摆幅约 700~900mV，共模电压≈350mV，完全符合 PCIe 规范；

3. 压摆率 0.6~4V/ns 可调，严格匹配 PCIe 抖动指标（典型 8fs RMS Gen7）；

4. 支持 SSC 扩频（降低 PCI EMI），1kHz~650MHz 全覆盖；

5. 可 AC 耦合兼容 LVPECL、CML 高速收发器；

优缺点

✅ 原生 PCIe 标准、超低相位抖动、内置端省电阻、上升 / 下降沿对称、长线信号完整性好；

❌ 功耗比 LVDS 略高，不适合普通低速 IO；

适用场景

PCIe 100MHz 参考时钟（Gen4/5/6/7 显卡、交换机、加速卡），服务器主板标准时钟电平。

▪ IOD/FOD

= Integer Output Divider 整数输出分频器

= Fractional Output Divider 小数输出分频器

二者都是接收 APLL 高频 VCO（9.5~10.7GHz），分频得到 1kHz~650MHz 输出时钟，核心区别：只能整数分频 vs 支持小数分频、带 SSC 扩频。

IOD 整数分频器

硬件数量

芯片共4 路独立 IOD：IOD0 / IOD1 / IOD2 / IOD3对应输出 Bank：

IOD0 → Bank0（OUT0）

IOD1 → Bank1（OUT1）

IOD2 → Bank5（OUT10）

IOD3 → Bank6（OUT11）

核心特性

1. 仅整数分频，分频系数为整数，输出频率无小数偏移；

2. 25bit 超大分频范围，可生成 1kHz~650MHz 任意整数倍频；

3. 相位调节：步长 =1 个完整 VCO 周期，相位调节粒度粗；

4. 不支持 SSC 扩频（无扩频调制电路）；

5. 切换频率时可开启无毛刺关断（glitch-free squelch）；

6. 电路简单、抖动性能稳定，适合不需要 EMI 抑制的普通系统时钟。

3. 典型使用场景

FPGA 通用时钟、低速工业时钟、不需要 PCIe 扩频的辅助参考。

FOD 小数分频器

硬件数量

芯片共3 路独立 FOD：FOD0 / FOD1 / FOD2对应输出 Bank： FOD0 → Bank2（OUT2/OUT3） FOD1 → Bank3（OUT4~OUT7） FOD2 → Bank4（OUT8/OUT9）

2. 核心独有功能（IOD 没有）

1. 小数分频：M/N 有理分频，能生成非整数倍精细频率，精度极高；

2. 内置 SSC 扩频电路（FOD0、FOD1 支持），PCIe 必备：

   • 向下扩频 -0.05% ~ -1.5%

   • 中心扩频 ±0.05% ~ ±1.5%

   • 调制频率 30~63kHz，降低 PCI EMI 辐射；

3. 精细相位调节：步长 =1/4 VCO 周期，相位微调精度远高于 IOD；

4. 两级分频架构：

   • 一级 8bit 小数分频（30MHz~650MHz）

   • 二级 17bit 整数分频（低于 30MHz 时启用）；

5. 专为 PCIe 100MHz REFCLK 设计，低相位抖动。

3. 典型使用场景

PCIe Gen1~7 参考时钟、156.25M 以太网、需要频率微调 / 扩频的高速差分时钟。

2.2 时钟输入输出逻辑

2.2.1 MUX 的 3 路输入来源

1） XIN_REFIN/XOUT_REFINb：晶振基准（本地无源晶振 / 外部有源参考）

RC210xxB 分为 3 款型号：RC21012B (12 差分输出 / 48QFN)、RC21008B (8 差分输出 / 40QFN)、RC21005B (5 差分输出 / 32QFN)；后缀带BQ代表内置晶体版本，XIN/XOUT 引脚为 DNC（不可连接）。

2）CLKIN0_GPI0 / CLKIN0b_GPI1：第一组外部差分时钟

CLKIN1_GPI2 / CLKIN1b_GPI3：第二组外部差分时钟（7、8 引脚）

3）MUX 是3 选 1 时钟切换器

2.2.2核心功能

1）单一通道供给 APLLAPLL 内部只有一套 VCO 倍频电路，同一时间只能使用一路基准；MUX 根据寄存器配置，从 3 路时钟里挑选 1 路送到 APLL 作为倍频参考。

2）多基准灵活切换

• 场景 1：只用板载晶振 → MUX 切 XIN/XOUT
• 场景 2：系统外部统一 100M 差分时钟 → MUX 切 CLKIN0（4/5 脚）
• 场景 3：双冗余时钟备份，主时钟丢失自动切备用 CLKIN1

2.2.3 VDDO0 ~ VDDO6--7 路输出域独立电源

每一路 VDDO 对应一组输出 Bank，独立电压域，可分别配置 1.8/2.5/3.3V：

功能：给对应差分输出驱动器供电，LVDS/LP-HCSL/LVCMOS 输出电平由该引脚电压决定；每路 VDDO 建议独立 LC 滤波，降低输出抖动。

2.2.3.1 时钟输出电平选择

LVCMOS 电平完全由 VDDO 决定；LVDS、LP-HCSL 差分电平的差分摆幅基本固定，但共模电压、输出电流、最大耐压会受 VDDO 约束，不能直接等同 “电平由 VDDO 决定”。

1）LVCMOS：完全由对应 Bank 的 VDDO 决定

LVCMOS 是单端推挽输出，高低电平直接跟随 VDDO：

• VDDO=3.3V：VOH≈3.2V，VOL≈0.04V

• VDDO=2.5V：VOH≈2.0V，VOL≈0.04V

• VDDO=1.8V：VOH≈1.75V，VOL≈0.04V 压摆率、驱动能力也随 VDDO 变化，LVCMOS 电平 = VDDO 体系电平。

2）LVDS：差分摆幅固定，仅共模 / 耐压受 VDDO 限制

核心差分摆幅典型 350mV，几乎不随 VDDO 改变；

变化的只有共模电压 VCM：

VDDO=1.8V → LVDS 共模约 1.07~1.35V

VDDO=2.5/3.3V → LVDS 共模约 1.16~1.32V

VDDO 决定 LVDS 输出电路的最大耐压、电流上限，但差分峰峰值不会随 VDDO 放大缩小；

标准 LVDS 接收器只识别 ±350mV 差分差，不依赖供电电压。

3）LP-HCSL（PCIe 专用）：差分摆幅可编程、小幅受 VDDO 影响

• 可寄存器设置 800mV/900mV 两种单端摆幅档位，是 PCI 标准固定区间；

• VDDO 仅限制电路供电上限：

  • 1.8V VDDO 下 LP-HCSL 高低电压区间略窄；

  • 2.5/3.3V VDDO 摆幅范围更宽松；

• 差分峰峰值稳定 700~900mV，不会随 VDDO 等比例放大；

• PCIe 规范强制限定 LP-HCSL crossing 交叉电压区间（250~550mV / 300~600mV），不受 VDDO 大幅改动。

2.2.3.2 时钟输出模式选择

RC210xxB 三种输出模式配置方法

芯片7 组输出 Bank（Bank0~Bank1）完全独立，每组可单独设 LVCMOS / LVDS / LP-HCSL，两种配置路径：RICBox 图形工具（量产 OTP 固化首选）、I2C/SPI 寄存器实时配置（软件动态切换）。

核心控制位：out_mode（每组 Bank 独立寄存器）

每个输出 Bank 都有独立out_mode2bit 寄存器，定义如下：

2.3 通用输入输出

GPIO0 ~ GPIO4（5 路 GPIO）

类型：双向 I/O，上电默认三电平检测，运行后标准 CMOS 电平；

可配置功能：

1）全局 / 分组时钟输出使能 OE（开关时钟无毛刺）；

2）PWRGD 电源就绪、PWRDN 低功耗、RESTART 重启控制；

3）APLL 锁定状态输出、LOS 时钟丢失告警；

4）外部配置选择脚（切换 OTP 内 27 组预设配置）；

5）普通逻辑高低电平输入 / 输出；

电气：内置上下拉电阻，LVCMOS 驱动，1.8/2.5/3.3V 由 VDDD 决定。

2.4 串行通信引脚

SCL_SCLK / SDA_nCS（I2C/SPI 复用）

两引脚共用，二选一工作模式，不可同时启用：

1. SCL_SCLK

• I2C 模式：I2C 同步时钟（双向开漏，支持 400kHz 高速）
• SPI 模式：SPI 串行时钟（输入，最高 20MHz）
• 耐压：兼容 3.3V 电平。

2. SDA_nCS

• I2C 模式：I2C 双向数据（开漏输出）
• SPI 模式：SPI 片选 nCS（低有效）+ SPI 数据 SDIO（双向读写）
• 耐压：兼容 3.3V 电平。

2.5 差分时钟输出

OUTx / OUTxb（OUTx = 正，OUTxb = 负）

每一组为一对差分时钟，可单独配置输出标准：LP-HCSL (PCIe 首选) / LVDS / 双单端 LVCMOS； 输出频率范围：

• LVCMOS：1kHz ~ 200MHz
• LVDS / LP-HCSL：1kHz ~ 650MHz

1）输出分组与型号差异

• RC21012B（全 12 对输出：OUT0~OUT11） OUT0/1/2/3/4/5/6/7/8/9/10/11 全部引出
• RC21008B（仅 8 对有效输出） 有效：OUT1/2/3/6/7/8/10/11；OUT0/4/5/9 无引脚（N/A）
• RC21005BQ（仅 5 对有效输出） 有效：OUT1/3/6/8/10；其余全部省略

2）输出驱动特性

• LP-HCSL：内置 85Ω/100Ω 差分端接，无需外部电阻，原生 PCIe Gen1~7 低抖动；
• LVDS：需接收端 100Ω 并联电阻；
• 可 AC 耦合兼容 LVPECL、CML 电平；
• 支持 SSC 扩频（FOD0/FOD1 两组输出专用，用于 PCIe EMI 降低）；
• 输出相位可编程微调，步长 1/4 VCO 周期。

2.6 DNC 空脚

BQ 型号的 1/2 号引脚标记DNC：

• 全称：Do Not Connect；
• 要求：完全悬空，禁止走线、上拉 / 下拉、接电容；
• 原因：内部集成 78.125MHz 晶振，原外置晶振引脚内部无电路，接线会引入干扰。

2.7 NC 空引脚

• NC = Not Connected，芯片内部无电路；
• 使用规范：PCB 直接悬空，不接任何器件。

2.8 电源类引脚

2.8.1. VDDA

• 类型：模拟电源输入
• 电压：1.8V / 2.5V / 3.3V
• 功能：给 APLL 锁相环、模拟电路供电，模拟域核心电源，电源噪声直接影响相位抖动，PCB 需独立滤波。

2.8.2. VDDX

• 类型：晶振振荡器电源
• 电压：1.8V / 2.5V / 3.3V
• 功能：仅给 XIN/XOUT 晶振电路供电；BQ 内置晶款同样需要供电。

2.8.3. VDDR

• 类型：外部时钟输入接收器电源
• 电压：1.8V / 2.5V / 3.3V
• 功能：CLKIN0/CLKIN1 两组差分输入缓冲器供电，输入电平标准由该电压决定（LVCMOS/LVDS/HCSL 等）。

2.8.4. VDDD

• 类型数字内核 + GPIO 电源
• 电压：1.8V / 2.5V / 3.3V
• 功能：芯片数字逻辑、OTP 寄存器、5 路 GPIO、I2C/SPI 通信口供电；OTP 烧录时必须 2.5V 或 3.3V。

2.8.5. VDDO0 ~ VDDO6（7 路输出域独立电源）

见 2.2.3