1. 项目概述当低功耗设计遇上近似计算在芯片设计的微观世界里数据总线上无声的“0”与“1”的切换是吞噬能量的主要元凶之一。每一次电平翻转都意味着寄生电容的充放电其累积效应构成了芯片动态功耗的显著部分。对于现代片上系统SoC尤其是移动设备和物联网节点总线功耗有时能占到总功耗的50%。因此如何驯服这些“调皮”的比特流减少不必要的跳变是低功耗VLSI设计中的一个经典且关键的课题。数据总线反转Data Bus Inversion, DBI技术应运而生它像一位聪明的交通调度员。其核心思想很简单在发送数据前先看看如果把这组数据全部取反0变11变0会不会让总线上的电平变化总数更少如果会那就发送取反后的数据并附加一个“反转标志位”通知接收端如果不会就发送原数据。接收端根据这个标志位决定是否需要对收到的数据进行一次反操作来恢复原貌。这个决策的核心就是一个“多数判决器”Majority Voter它需要判断在当前数据与上一周期数据进行比较后产生差异的位数即需要跳变的位数是否超过了总线宽度的一半。如果超过则执行反转。然而问题来了。一个能精确完成“9位输入中‘1’的个数是否≥5”判断的电路即精确多数判决器其硬件实现如基于全加器树或查表相当复杂面积和功耗开销很大。对于片外长距离总线由于总线电容大DBI带来的节能收益远大于编码器本身的功耗开销这笔“买卖”划算。但对于片上互连总线电容小编码器自身的功耗可能就会“吃掉”DBI带来的大部分甚至全部节能收益使得精确DBI变得“不经济”。这就引出了近似计算Approximate Computing的用武之地。在某些对结果绝对精度不敏感的应用中如图像处理、机器学习推理我们可以容忍一定的计算误差以换取性能、面积或功耗的显著提升。DBI中的多数判决本质上也是一个可以“近似”的任务我们不需要100%准确地知道是否严格超过半数只需要一个“足够好”的判断来指导大概率正确的反转决策从而在整体上实现净节能。本文要探讨的正是基于这一思路的创新设计两种新型的、基于“与或非”AOI门结构的多数近似器名为PROP-AOI-I和PROP-AOI-II。它们的目标非常明确——在硬件复杂度和判决准确度之间为片上DBI找到一个更优的平衡点。传统的近似方案如CONV-AOI虽然硬件极简但准确度仅78%导致开关活动减少的效果大打折扣。而我们提出的新方案通过巧妙的电路结构微调用极小的额外硬件代价将准确度提升至83%和85%从而在更宽的总线负载电容范围内实现了比前人方案更高的整体能效。这不仅仅是几个门电路的增减更是一种设计哲学在电路层面的精妙体现如何用最“经济”的逻辑捕捉数据流中最关键的统计特征。2. DBI与多数判决原理、困境与近似化出路2.1 数据总线反转DBI的工作机制要理解多数近似器的价值必须先吃透DBI的完整流程。我们以一个8位数据总线为例但其原理可扩展至任意宽度。假设在时钟周期t我们需要发送一个8位数据字u(t)。同时总线上还保留着上一个周期发送的9位码字v(t-1)注意DBI编码后是9位8位数据1位反转标志。编码器的任务如下计算跳变位将当前数据u(t)与上一个周期的原始数据u(t-1)可从v(t-1)解码得到或直接缓存进行按位异或XOR操作。结果是一个8位的向量其中为‘1’的位表示该数据位在t周期需要发生跳变从0-1或1-0。多数判决统计这个8位跳变向量中‘1’的个数。实际上为了编码一致性我们考虑的是9位向量8个数据位跳变信息 1个假设的反转标志位自身的跳变通常初始视为0。如果‘1’的总数超过4即大于9/2则判定满足“多数条件”。决策与编码如果满足多数条件则编码器输出反转标志位为‘1’并将u(t)取反后作为8位数据部分送出。此时9位码字v(t) {~u(t), 1}。如果不满足多数条件则输出反转标志位为‘0’并直接送出u(t)。此时v(t) {u(t), 0}。解码接收端根据收到的反转标志位对数据部分进行相应的操作如果标志位为1则取反为0则保持即可恢复出原始数据u(t)。这样做的妙处在于它总是试图让相邻两个周期传输的9位码字v(t-1)和v(t)之间发生电平跳变的位数最小化。理想情况下经过DBI编码总线上的平均开关活动可以从随机数据下的4.5次9位总线每位跳变概率0.5降低到更低的值。2.2 精确多数判决器的硬件之殇实现一个9位输入的精确多数判决器判断“1”的个数是否≥5并非易事。最直接的方法是使用加法器树将9个输入相加然后判断结果是否大于等于5。这需要多个全加器FA级联硬件复杂度高关键路径长导致面积大、功耗高、延迟大。另一种方法是利用逻辑优化但9输入的逻辑函数其乘积项仍然非常庞大。即使用综合工具进行优化其电路规模门数、晶体管数对于追求极低开销的片上DBI编码器来说依然显得过于“奢侈”。在28nm工艺下综合这样的精确判决器如CONV-MAJ其功耗和面积可能比后续的简单编码逻辑还要大使得整个DBI方案的净节能效果大打折扣甚至可能“入不敷出”。2.3 近似计算的引入CONV-AOI及其局限为了降低硬件开销前人提出了近似多数判决器。其中CONV-AOIConventional AOI-AOI是一个典型代表。它的设计非常巧妙基于一种“相邻条件”的启发式判断。CONV-AOI的核心思想将9位输入d[8:0]分成两个重叠的5位组左组d[8:4]和右组d[4:0]。注意d[4]是共享的。它不直接统计‘1’的个数而是检查每个5位组中是否存在至少一对相邻的‘1’即“相邻条件”。当且仅当左组和右组都满足相邻条件时CONV-AOI输出‘1’认为满足多数条件否则输出‘0’。其背后的直觉是如果两个5位组中都至少有一对相邻的‘1’那么整个9位向量中至少存在3个‘1’因为最极端情况是两组各有一对相邻‘1’且不重叠加上可能共享的d[4]至少3个‘1’。这大大增加了总‘1’数超过4的概率但并非保证。CONV-AOI的电路实现非常简洁主要基于5个AOI与或非门每个AOI门检查一个特定的相邻位对如d1d2, d3d4等是否存在。硬件复杂度极低。然而其缺陷也很明显漏报False Negative当总‘1’数确实≥5但这些‘1’的分布不满足“双组相邻”条件时它会错误地输出‘0’。例如输入模式为100101010‘1’的位置在0,3,5,7,8共有5个‘1’但它们在左组和右组中都没有形成相邻的‘1’对都是孤立‘1’。CONV-AOI会判否导致本应反转而未反转错过了降低开关活动的机会。误报False Positive当总‘1’数仅为3或4但恰好在左右两组中各有一对相邻‘1’它会错误地输出‘1’。例如110001100‘1’在0,1,5,6共4个‘1’。由于左右组都满足相邻条件CONV-AOI会判是导致不必要的反转可能反而增加开关活动。准确度低经枚举所有512种可能的9位输入模式CONV-AOI的判决准确度仅为78%401/512。这意味着超过两成的决策是错误的严重制约了其降低开关活动的潜力。因此CONV-AOI虽然硬件成本极低但因其较低的准确度在实际应用中带来的节能效益有限。我们需要在它的基础上进行优化用尽可能小的代价换取准确度的显著提升。这就是PROP-AOI-I和PROP-AOI-II设计的出发点。3. 新型多数近似器设计在简约与精准间走钢丝我们的目标很明确继承CONV-AOI低硬件复杂度的基因同时修补其判断逻辑中的明显漏洞从而以微小的面积和功耗代价换取多数判决准确度的实质性飞跃。PROP-AOI-I和PROP-AOI-II代表了两种不同的优化思路。3.1 PROP-AOI-I针对性补丁修复特定漏报场景分析CONV-AOI的错误案例我们发现有一类漏报情况尤其“可惜”其中一个5位组包含了连续多个≥4个‘1’而另一个组包含至少一个孤立的‘1’。此时总‘1’数必然≥5满足多数条件但CONV-AOI因为另一个组不满足“存在相邻‘1’对”的条件而判否。例如输入模式111101000。左组d[8:4] 11110包含连续4个‘1’右组d[4:0] 101000包含一个孤立‘1’在d4。总‘1’数为5应判是。但右组中没有相邻的‘1’对d41, d30, d21不连续因此CONV-AOI判否。PROP-AOI-I的设计思路就是专门检测并修正这一类情况。它在CONV-AOI的电路基础上增加了17个逻辑门构成一个额外的检测模块。这个模块的逻辑可以描述为“当左组或右组中存在连续多个‘1’构成的‘块’且这个‘块’的规模足够大通过检测特定的连续位模式如1111x或1110x等变体同时另一组中至少有一个‘1’时则强制输出‘1’。”电路实现上这需要增加一些多输入与门、或门来识别这些特定的位模式并与另一组的孤立‘1’检测信号进行“与”操作最后将结果“或”到CONV-AOI的原始输出上。虽然增加了17个门但相对于整个编码器而言开销增长可控。效果PROP-AOI-I成功修正了上述这类漏报错误。其多数判决准确度从CONV-AOI的78%提升至83%425/512。这是一个显著的进步意味着错误决策减少了约22%。其代价是面积和功耗相比CONV-AOI有约10%的增长但相比精确判决器仍然有巨大优势。3.2 PROP-AOI-II放宽判定条件拥抱更多可能PROP-AOI-II采取了另一种策略。它认为CONV-AOI要求“左右两组同时满足相邻条件”过于严格。很多满足多数条件的情况可能只在一个组内存在密集的‘1’而另一个组比较稀疏。因此PROP-AOI-II将判定条件放宽为在整个9位输入向量中只要存在至少一对相邻的‘1’就认为可能满足多数条件输出‘1’。注意这里的“相邻”指的是在9位序列中任意两个连续的位。这个条件的直觉是如果数据跳变‘1’是随机分布的那么当总跳变数较多接近或超过半数时出现至少一对相邻跳变的概率会非常高。反之当总跳变数很少时所有跳变位都孤立分布的概率较大。因此用“存在相邻对”作为多数条件的代理指标具有一定的合理性。电路实现上PROP-AOI-II的修改极其精简。它只需要在CONV-AOI的基础上增加3个逻辑门。CONV-AOI原本分别检测左组和右组内部的相邻对然后将两个结果相“与”。PROP-AOI-II则改为检测左组内部的相邻对、右组内部的相邻对、以及跨组的相邻对特指d[4]和d[3]或d[4]和d[5]实际上因为分组重叠d[4]属于两组跨组相邻对主要关注位d[3]和d[4]以及d[4]和d[5]是否同时为1。然后将这三类“存在相邻对”的信号进行“或”操作作为最终输出。这样只要任意一处出现相邻‘1’即判是。效果与权衡优势硬件开销增加微乎其微仅3个门但准确度提升明显达到85%435/512优于PROP-AOI-I。这是因为它覆盖了更多可能满足多数条件的情况特别是修复了CONV-AOI在单组密集、另一组无相邻对时的漏报如图4(d),(e)。代价误报率也会相应增加。因为条件更宽松一些只有3或4个‘1’但恰好形成了一对相邻‘1’的模式如图4(b),(c)也会被误判为是。不过从统计结果看准确度的净收益是正的。PROP-AOI-II在硬件复杂度和准确度之间取得了非常好的平衡仅用3个门的代价换取了7个百分点的准确度提升成为本次设计中能效最优的亮点。3.3 设计对比与选型思考特性CONV-AOI (传统)PROP-AOI-I (本文提案1)PROP-AOI-II (本文提案2)CONV-MAJ (精确)核心判定逻辑左右两组均需满足“存在相邻对”在CONV-AOI基础上增加对“一组连续多‘1’另一组有‘1’”的检测整个9位向量中存在任意一对相邻‘1’精确统计‘1’的个数是否≥5硬件复杂度极低(5个AOI门为核心)低(CONV-AOI 17门)很低(CONV-AOI 3门)高(加法器树或复杂组合逻辑)多数判决准确度78%83%85%100%优点面积、功耗、延迟最小针对性修补CONV-AOI的明显漏洞准确度提升显著硬件代价极小准确度提升最大能效平衡点佳判决完全准确开关活动降低效果最好缺点准确度过低影响节能效果硬件增加相对较多性价比可能非最优误报有所增加硬件开销大片上应用可能得不偿失适用场景对功耗极度敏感且总线负载电容极小的场景愿意接受一定硬件开销追求比CONV-AOI更好准确度的场景片上DBI应用的推荐选择在开销和性能间取得最佳平衡片外总线或对精度要求极高的场景实操心得如何为你的项目选择方案先评估总线负载电容这是最关键的一步。通过后文的能量模型估算你的片上总线单位线电容大概在什么范围。如果电容非常小10fF任何DBI编码器的开销都可能无法被抵消不如不用。如果电容很大100fF精确DBI可能是最优。在中间范围如10-100fF近似DBI才有用武之地。PROP-AOI-II是默认起点在多数片上互连场景中PROP-AOI-II因其近乎可忽略的额外开销和可观的准确度提升通常是首选。它的设计简洁验证容易。当面积和功耗预算极其紧张时考虑CONV-AOI。但必须意识到其节能效果有限最好通过仿真结合真实数据流进行评估确认其净节能为正。除非有特定数据模式如果通过架构分析或仿真发现你的应用数据流特别容易出现PROP-AOI-I所针对的那种“一组连续多‘1’孤立‘1’”模式且这种模式占比很高那么PROP-AOI-I可能带来意外的好处。否则优先选择PROP-AOI-II。4. 性能评估与能效边界分析设计的好坏不能只看纸面参数必须放在真实的工艺库和能量模型下进行量化评估。我们使用Synopsys Design Compiler在28nm CMOS工艺、1V电源电压下对所有编码器方案进行了综合并分析了其在随机数据流下的系统级能效。4.1 硬件开销对比我们对比了包括精确方案CONV-MAJ, CONV-MAJ-MUX等、传统近似方案CONV-AOI, CONV-NAND, CONV-NOR, CONV-NAND-MOD以及我们提出的两种方案PROP-AOI-I, PROP-AOI-II在内的多种DBI编码器。综合结果明确显示与精确方案比我们提出的两种编码器PROP-AOI-I ENC, PROP-AOI-II ENC在延迟、面积、功耗上全面占优降低幅度分别超过31.1%、17.6%和39.9%。这印证了近似计算在降低硬件开销上的巨大潜力。与传统近似方案比PROP-AOI-I ENC由于增加了17个门其延迟、面积、功耗比最简单的CONV-AOI ENC分别增加了约3%、11%、10%。但相比另一个高复杂度近似方案CONV-NAND-MOD ENC它又节省了18%的延迟、29%的面积和37%的功耗。这体现了PROP-AOI-I的定位一个折中的改良方案。PROP-AOI-II ENC这是真正的亮点。相比CONV-AOI ENC它仅增加了8.1%的面积和12.4%的功耗代价微乎其微。而相比其他低复杂度近似编码器CONV-NAND, CONV-NOR它甚至能在延迟、面积、功耗上实现全面减少10%, 5%, 1.8%。这意味着PROP-AOI-II不仅比CONV-AOI更好甚至比一些其他的传统近似方案还要高效。4.2 开关活动减少效果开关活动减少是DBI技术的直接目标。我们在均匀随机数据下仿真得到平均开关活动因子α即每位线平均跳变概率。无DBIα_wo 0.5理想随机。精确DBI (CONV-MAJ)α_dbi 0.363开关活动降低约27.4%。CONV-AOI DBIα 0.398降低约20.4%。其准确度低导致了效果打折。PROP-AOI-I DBIα 0.385降低约23.0%。PROP-AOI-II DBIα 0.383降低约23.4%。可以看到我们提出的两种方案将开关活动因子从CONV-AOI的0.398降低到了0.385左右开关活动减少率从10.39%提升到了13%以上。这是一个显著的性能提升直接源于多数判决准确度的提高。4.3 核心能效优势区间分析对于片上DBI评判其价值的唯一标准是系统总能耗是否降低。总能耗包括两部分1) 总线电容充放电能耗与开关活动α和负载电容C_L成正比2) 编码器与解码器本身的功耗开销。这就引出了一个关键问题在什么样的总线负载电容C_Load下使用近似DBI才是划算的我们通过建立能量模型来回答。能量模型无DBI总能耗E_total_wo 0.5 * (C_Load * 9) * V_dd^2 * α_wo。其中无编码器开销。近似DBI总能耗E_total_aprx 0.5 * (C_Load * 9) * V_dd^2 * α_aprx E_aprx_bit * 9。其中E_aprx_bit是编码器解码器每位数据的平均能耗来自综合与活动因子仿真。精确DBI总能耗E_total_dbi 0.5 * (C_Load * 9) * V_dd^2 * α_dbi E_dbi_bit * 9。我们希望近似DBI的总能耗同时低于无DBI和精确DBI。通过求解不等式可以得到一个电容范围(C_low, C_high)。分析结论基于28nm工艺1V电压的仿真数据CONV-AOI DBI其能效优势区间为9.20 fF ~ 60.21 fF。当电容小于9.20fF时其编码器开销占比太大不如不用DBI当电容大于60.21fF时其开关活动减少效果不如精确DBI被后者反超。PROP-AOI-I DBI由于准确度提升开关活动减少更多其优势区间拓宽至8.67 fF ~ 72.14 fF。PROP-AOI-II DBI凭借高准确度和依然很低的硬件开销它获得了最宽的优势区间8.41 fF ~ 101.60 fF。这意味着在更广泛的实际片上互连电容范围内典型片上全局总线单位线电容在几十fF量级PROP-AOI-II都能稳定地提供最高的系统能效。注意事项模型使用的关键点工艺相关性这里的电容范围数值基于28nm工艺的编码器功耗数据。如果换用更先进如7nm或更落后如65nm的工艺编码器功耗和电容值都会变化需要重新评估。但趋势是相同的近似DBI在一个中间电容区间最优。数据模式依赖性我们的分析基于均匀随机数据。实际应用中的数据流可能具有相关性如地址总线、视频数据这会影响开关活动因子α。建议在实际应用中用典型工作负载进行仿真以获得更准确的α值再代入模型计算。解码器开销解码器电路非常简单一个受控的反相器阵列其功耗远小于编码器且在模型中已包含。通常解码器开销是固定的不随电容变化。5. 实现考量与常见问题排查将PROP-AOI-II这样的近似多数判决器集成到实际的片上系统中并非只是简单的模块替换。这里分享一些从RTL到物理实现过程中的实操要点和可能遇到的坑。5.1 集成到DBI编码器系统一个完整的、针对N位数据总线的DBI编码器其顶层结构通常包括数据缓存缓存上一个周期的数据u(t-1)。异或阵列并行计算u(t) ^ u(t-1)产生N位的跳变向量diff[N-1:0]。多数判决器本文核心输入为diff向量以及可能考虑的反转标志位自身跳变输出一个反转标志inv_flag。数据多路选择与标志位生成根据inv_flag选择输出u(t)或~u(t)同时将inv_flag与上一周期的标志位进行异或生成当前周期最终要发送的标志位用于减少标志位自身的跳变。关键接口时序多数判决器处于关键路径上。diff向量稳定后需要经过判决器逻辑产生inv_flag然后才能驱动数据多路选择器。因此在综合时需要对这条路径施加合理的时序约束。5.2 综合与物理设计注意事项工艺库映射AOI与或非门在标准单元库中通常有直接对应的单元。综合工具能很好地将我们的门级描述映射到实际的AOI、OAI或与非以及基本门AND, OR, NOT上。确保你的工艺库支持这些复合逻辑门。驱动强度多数判决器的输出inv_flag需要驱动后续的多路选择器阵列控制N位数据。这个负载可能不小。在综合或布局布线后要检查该信号的转换时间transition time和负载确保没有过大的延迟或毛刺。必要时可以插入缓冲器buffer或使用驱动能力更强的单元。功耗分析除了关注编码器的静态功耗Leakage和动态功耗Switching外更要关注由于近似判决错误导致的额外总线开关活动所带来的功耗。这需要在门级网表上配合带有寄提取参数的后仿网表用实际数据流进行功耗仿真才能得到最准确的系统级节能数据。验证策略功能验证编写测试平台遍历所有可能的输入模式对于9位输入是512种验证输出inv_flag是否符合设计的真值表。特别要检查那些从CONV-AOI到PROP-AOI-II发生变化的边界情况。性能验证在典型工作负载如CPU内存访问数据、图像处理数据流下仿真统计实际的平均开关活动减少率并与理论随机值对比。形式验证如果设计严格基于门级描述可以使用形式验证工具证明其与参考RTL或黄金模型在功能上不等价但符合预期的近似规范这需要定义“近似规范”比较复杂。更常见的是用形式验证来检查是否存在死代码或意外优化。5.3 常见问题与排查技巧在实际流片或FPGA原型验证中可能会遇到以下问题问题1仿真节能效果与理论计算不符甚至更差。可能原因测试数据流不是均匀随机的具有强相关性。例如连续传输递增的地址其跳变模式具有规律性可能恰好“避开”了近似判决器的优势区域甚至放大其错误。排查分析实际应用的数据特征。如果数据相关性很强可以考虑两种方案1) 采用精确DBI2) 对数据进行轻量级的加扰Scrambling后再进行DBI编码以打破相关性使其更接近随机但要注意加扰器本身的功耗。技巧在系统架构设计早期就采集典型应用场景下的真实数据流trace用于DBI方案的性能评估而不是仅仅依赖随机数据。问题2加入DBI编码器后系统最高频率Fmax下降了。可能原因多数判决器逻辑成为了新的关键路径。PROP-AOI-II虽然只比CONV-AOI多了3个门但增加的逻辑层级可能正好落在最慢路径上。排查使用综合或静态时序分析STA工具报告关键路径。看是否是从diff信号到inv_flag的路径。解决流水线化如果数据吞吐率允许可以在异或阵列和多数判决器之间插入一级寄存器将关键路径打断。但这会引入一个周期的编码延迟需要系统架构配合。逻辑重构尝试用综合工具不同的优化策略如compile_ultra或者手动调整代码描述方式看能否优化掉关键路径上的逻辑级数。降低电压/频率如果性能要求不是极致微调工作点也是一个选项。问题3在低电压近阈值下工作不稳定出现误判。可能原因近阈值电压下晶体管速度变慢噪声容限降低。近似判决器中的某些路径可能变得对延迟特别敏感在毛刺或串扰影响下产生错误输出。排查进行带时序的后仿真SDF反标特别是在低压、高温、慢工艺角SS, Low Voltage, High Temperature下检查inv_flag信号在时钟采样窗口内是否稳定。解决加固逻辑避免使用扇出Fan-out过大的门在敏感路径上插入缓冲器隔离。增加保持时间裕量确保判决器输出到被寄存器采样之间有足够的时间。如果问题仅限于少数极端输入模式可以评估这些模式在实际数据中出现的概率。如果极低或许可以接受极低概率的软错误。否则需回到设计阶段考虑更鲁棒的电路结构。问题4面积开销比预期大。可能原因综合工具在映射时没有充分利用工艺库中的复合逻辑门如AOI、OAI而是用大量基本门NAND、NOR、INV搭建导致面积膨胀。排查查看综合后的网表检查多数判决器模块是否主要由AOI/OAI门构成。解决在RTL代码中可以尝试使用工艺库中存在的特定复合门单元名进行实例化如果设计允许工艺相关或者给综合工具设置相关映射约束和策略引导其使用复合门。最后需要强调的是近似计算是一种“系统-电路”协同设计的思想。采用PROP-AOI-II这类近似模块意味着你接受了约15%的判决错误率。作为系统设计者你必须确认这个错误率不会导致功能性问题对于DBI错误仅意味着错过了一次本可减少的跳变或进行了一次不必要的跳变数据本身经解码后仍是正确的。只要系统总能耗因此下降这个交易就是值得的。这种在可控误差下换取能效提升的思路在未来面向人工智能、多媒体处理的低功耗SoC中将会变得越来越普遍。
