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保姆级教程：在Quartus Prime 18.1里用Platform Designer封装你的第一个自定义IP核

news 2026/5/28 16:32:49

保姆级教程：在Quartus Prime 18.1里用Platform Designer封装你的第一个自定义IP核

当你开始接触FPGA开发时，可能会遇到这样的场景：自己编写了一个实用的Verilog模块（比如PWM发生器），但每次在Qsys/Nios II系统中使用时都需要手动连接各种信号线，既繁琐又容易出错。这时候，将模块封装成IP核就显得尤为重要。本文将带你从零开始，一步步完成自定义IP核的封装过程，让你能够像使用官方IP一样方便地调用自己的模块。

1. 准备工作与环境搭建

在开始封装IP核之前，确保你已经完成了以下准备工作：

安装Quartus Prime 18.1：这是Intel（原Altera）提供的FPGA开发套件，包含了Platform Designer（原Qsys）工具。
准备Verilog模块：假设你已经编写好了一个简单的PWM发生器模块，其接口可能包含时钟、复位和PWM输出信号。
创建Quartus工程：建议为IP核封装单独创建一个工程，避免与主工程产生冲突。

提示：如果你还没有Verilog模块，可以使用以下简单PWM代码作为示例：

module pwm_generator ( input clk, input rst_n, input [7:0] duty_cycle, output reg o_pwm ); reg [7:0] counter; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin counter <= 0; o_pwm <= 0; end else begin counter <= counter + 1; o_pwm <= (counter < duty_cycle) ? 1 : 0; end end endmodule

2. 启动Platform Designer并创建新组件

Platform Designer（PD）是Quartus中用于系统级设计的强大工具，它允许你将各种IP核连接在一起形成完整的系统。以下是启动和初始设置的步骤：

在Quartus Prime中，通过菜单栏选择"Tools" → "Platform Designer"启动工具。
在Platform Designer界面中，点击左上角的"File" → "New Component"。
在弹出的对话框中，填写IP核的基本信息：
- Component name：这是IP核的内部标识符，建议使用简洁明了的名称，如"pwm_generator"。
- Display name：这是在PD界面中显示的名称，可以使用更友好的表述，如"PWM Generator"。
- Version：初次创建可以设置为1.0。
- Group：可以设置为自定义分类，如"My Custom IPs"。

注意：Component name应该遵循Verilog模块命名规则，避免使用空格和特殊字符。

3. 添加HDL文件并分析接口

现在我们需要将Verilog模块添加到IP核中，并让Platform Designer分析其接口：

在"Files"选项卡中，点击"Add HDL File"按钮，浏览并选择你的Verilog文件（如pwm_generator.v）。
点击"Analyze Synthesis"按钮，让工具分析模块的接口信号。
分析完成后，切换到"Signals & Interfaces"选项卡，你将看到模块的所有输入输出信号。

此时，你的界面应该能看到类似如下的信号列表：

信号名称	方向	位宽	类型
clk	input	1	clock
rst_n	input	1	reset
duty_cycle	input	8	data
o_pwm	output	1	conduit

4. 配置Avalon-MM从接口

Avalon是Intel FPGA中使用的一种标准总线协议，我们需要将模块的某些信号映射到Avalon接口上，以便通过总线进行访问。以下是详细步骤：

在"Signals & Interfaces"选项卡中，找到"as"（Avalon Slave）部分。
将需要总线访问的信号（如duty_cycle）拖拽到"avalon_slave"区域。
对于duty_cycle信号，在右侧属性面板中：
- 将"Signal Type"设置为"writedata"
- 确保"Burst Type"设置为"None"
- "Address Alignment"设置为"Native"

常见问题解决：如果遇到"Error: avalon_slave_0: Cannot have both write and writebyteenable"错误，这是因为你同时添加了write和writebyteenable信号。解决方法是在avalon_slave选项中，点击as_write_data选项，在右方选项卡中将signal type改为writedata。

5. 添加复位和输出接口

除了总线接口外，我们还需要配置复位和输出接口：

添加复位接口：
- 点击"Add Interface"按钮，选择"Reset Input"。
- 将rst_n信号拖拽到新创建的reset接口上。
- 在右侧属性面板中，将"Signal Type"设置为"rst_n"。
添加输出接口：
- 点击"Add Interface"按钮，选择"Conduit"。
- 将o_pwm信号拖拽到conduit接口上。
- 在右侧属性面板中，将"Signal Type"设置为"reg"。
关联复位信号：
- 点击avalon_slave选项，在右侧选项卡中找到"Associated Reset"。
- 将其设置为reset_sink（这是上一步创建的复位接口）。

注意：如果遇到"Error: avalon_slave_0: Interface must have an associated reset"错误，说明你忘记为Avalon从接口关联复位信号。按照上述步骤3进行设置即可解决。

6. 参数设置与IP核定制

为了使IP核更加灵活，我们可以添加一些可配置参数：

切换到"Parameters"选项卡。
点击"Add Parameter"按钮，添加一个新的参数。
设置参数属性：
- Name：如"DEFAULT_DUTY"
- Display name："Default Duty Cycle"
- Type：选择"integer"
- Default value：设置为128（50%占空比）
- Range：可以设置为0-255
修改Verilog文件以使用这个参数：

module pwm_generator #( parameter DEFAULT_DUTY = 128 ) ( input clk, input rst_n, input [7:0] duty_cycle, output reg o_pwm ); reg [7:0] counter; initial begin o_pwm = 0; end always @(posedge clk or negedge rst_n) begin if (!rst_n) begin counter <= 0; o_pwm <= 0; end else begin counter <= counter + 1; o_pwm <= (counter < (duty_cycle ? duty_cycle : DEFAULT_DUTY)) ? 1 : 0; end end endmodule