从零到一：手把手教你用Verilog在FPGA上实现一个MIPS模型机（含完整代码）

从零构建MIPS架构FPGA模型机：Verilog实现与深度调试指南

1. 项目概述与设计思路

在数字逻辑与计算机体系结构的学习中，通过FPGA实现MIPS处理器是一个极具价值的实践项目。MIPS（Microprocessor without Interlocked Pipeline Stages）作为一种精简指令集（RISC）架构，以其清晰的流水线设计和规整的指令格式，成为教学和研究的理想选择。

核心设计目标是构建一个支持基本整数指令集的五级流水线MIPS处理器：

• 五级流水线结构：IF（取指）、ID（译码）、EX（执行）、MEM（访存）、WB（回写）
• 完整指令支持：包括算术逻辑指令、访存指令、分支跳转指令等
• 可扩展性：为后续添加中断、异常等功能预留接口

// 顶层模块示例 module MIPS_CPU ( input wire clk, input wire reset, input wire [31:0] instr_data, output wire [31:0] instr_addr, // 数据存储器接口 output wire [31:0] data_addr, output wire [31:0] data_write, input wire [31:0] data_read, output wire data_we );

2. 关键模块设计与实现

2.1 取指阶段（IF）

取指阶段负责从指令存储器中读取指令，并管理程序计数器（PC）。关键设计考虑包括：

• PC更新逻辑：正常情况PC+4，遇到跳转指令时更新为目标地址
• 分支预测：简单实现可采用静态预测（总是预测不跳转）
• 指令缓存：FPGA Block RAM的高效利用

module IF_Stage ( input wire clk, input wire reset, input wire jump_en, input wire [31:0] jump_addr, output reg [31:0] pc, output wire [31:0] pc_plus4 ); assign pc_plus4 = pc + 4; always @(posedge clk or posedge reset) begin if (reset) pc <= 32'h0000_0000; else if (jump_en) pc <= jump_addr; else pc <= pc_plus4; end endmodule

2.2 译码阶段（ID）

译码阶段解析指令并读取寄存器文件，主要功能包括：

• 指令解码：识别操作码和功能码
• 寄存器文件：32个32位通用寄存器
• 立即数扩展：符号扩展与零扩展
• 控制信号生成：为后续阶段产生控制信号

寄存器文件关键参数对比：

2.3 执行阶段（EX）

执行阶段完成算术逻辑运算，是处理器的核心计算单元：

• ALU设计：支持加、减、与、或、异或等基本运算
• 乘除单元：可选实现，可通过状态机分步完成
• 分支判断：比较操作数并生成分支信号

module ALU ( input wire [31:0] a, b, input wire [3:0] alu_op, output reg [31:0] result, output wire zero ); always @(*) begin case (alu_op) 4'b0000: result = a & b; // AND 4'b0001: result = a | b; // OR 4'b0010: result = a + b; // ADD 4'b0110: result = a - b; // SUB 4'b0111: result = (a < b) ? 1 : 0; // SLT // 其他操作... default: result = 32'b0; endcase end assign zero = (result == 32'b0); endmodule

3. 流水线冲突处理

五级流水线设计面临的主要挑战是指令间的相关性导致的冲突，需要采用适当策略解决：

3.1 数据冲突类型

1. RAW（Read After Write）：真数据相关，必须保证执行顺序
2. WAR（Write After Read）：在MIPS流水线中通常不会出现
3. WAW（Write After Write）：在基本MIPS流水线中不会出现

3.2 解决方案

• 前递（Forwarding）技术：将计算结果直接传递给需要它的指令
• 流水线停顿（Stall）：当前递无法解决问题时插入气泡（bubble）

// 前递单元示例 module Forwarding_Unit ( input wire [4:0] ID_EX_rs, ID_EX_rt, input wire EX_MEM_reg_write, MEM_WB_reg_write, input wire [4:0] EX_MEM_rd, MEM_WB_rd, output reg [1:0] forwardA, forwardB ); always @(*) begin // 默认不转发 forwardA = 2'b00; forwardB = 2'b00; // EX危险：前递EX/MEM阶段的结果 if (EX_MEM_reg_write && (EX_MEM_rd != 0) && (EX_MEM_rd == ID_EX_rs)) forwardA = 2'b10; if (EX_MEM_reg_write && (EX_MEM_rd != 0) && (EX_MEM_rd == ID_EX_rt)) forwardB = 2'b10; // MEM危险：前递MEM/WB阶段的结果 if (MEM_WB_reg_write && (MEM_WB_rd != 0) && !(EX_MEM_reg_write && (EX_MEM_rd != 0) && (EX_MEM_rd == ID_EX_rs)) && (MEM_WB_rd == ID_EX_rs)) forwardA = 2'b01; // 类似处理forwardB... end endmodule

4. 功能验证与调试

4.1 测试策略

1. 单元测试：每个模块单独验证
2. 指令级测试：逐条验证指令功能
3. 程序测试：运行小型测试程序验证整体功能

4.2 常见调试技巧

• 波形分析：使用ModelSim等工具观察信号时序
• 嵌入式逻辑分析仪：如Xilinx的ILA、Intel的SignalTap
• 寄存器检查：在关键点插入寄存器内容输出

典型调试流程：

1. 编写小型测试程序（如简单的算术运算）
2. 在仿真中观察流水线各阶段的行为
3. 检查数据通路是否正确传递
4. 验证前递和停顿逻辑是否正常工作
5. 逐步增加测试复杂度

// 测试程序示例（汇编对应的机器码） initial begin // ori $1, $0, 0x1100 inst_mem[0] = 32'h34011100; // ori $2, $0, 0x0020 inst_mem[1] = 32'h34020020; // add $3, $1, $2 inst_mem[2] = 32'h00221820; // sw $3, 0($0) inst_mem[3] = 32'hac030000; end

5. 性能优化与扩展

5.1 性能提升技术

• 分支预测改进：实现简单的动态预测（如1位预测器）
• 指令缓存优化：合理利用FPGA的Block RAM资源
• 数据通路优化：关键路径时序优化

5.2 功能扩展方向

1. 异常处理：添加系统调用、断点等异常支持
2. 中断支持：实现外部中断处理机制
3. CP0协处理器：支持系统控制功能
4. 内存管理单元：添加TLB实现虚拟内存

// 异常处理模块框架 module Exception_Handler ( input wire clk, reset, input wire [31:0] pc, input wire syscall, breakpoint, output wire exception_occur, output wire [31:0] handler_addr, output wire [31:0] epc ); // 异常优先级编码 // 异常处理状态机 // EPC寄存器保存 endmodule

6. FPGA实现考量

在FPGA上实现MIPS处理器时，需要注意以下关键点：

1. 时钟域管理：单一时钟域简化设计
2. 存储器接口：合理分配Block RAM资源
3. 时序约束：设置适当的时钟约束
4. 调试接口：预留足够的调试信号

资源利用率示例（Xilinx Artix-7）：

实现完整的MIPS处理器需要深入理解计算机体系结构和数字设计原理。通过FPGA实现不仅能够验证理论知识，还能获得宝贵的硬件设计经验。建议从简单版本开始，逐步添加功能，并在每个阶段进行充分验证。