告别冗余网表：Mentor Tessent无网表Scan Retargeting实战指南（含TCD文件详解）

突破传统约束：Mentor Tessent无网表Scan Retargeting高阶应用解析

在当今芯片设计复杂度呈指数级增长的背景下，DFT工程师面临着前所未有的挑战。当处理包含数十亿晶体管的SoC设计时，传统基于完整网表的Scan Pattern Retargeting方法往往遭遇内存瓶颈和流程效率问题。本文将揭示如何利用Mentor Tessent工具链中的黑盒/灰盒技术，构建一套无需完整网表的轻量化Retargeting流程，特别适合以下三类典型场景：

1. IP保护需求：当需要与第三方团队协作但又不希望暴露完整RTL时
2. 资源受限环境：处理超大规模设计时主机内存不足的情况
3. 敏捷验证流程：在顶层设计频繁迭代期间需要快速验证核心功能

1. 核心概念与流程架构革新

1.1 传统流程的瓶颈分析

传统Scan Retargeting方法要求提供完整的核心网表，这在现代异构集成设计中暴露出明显局限性。根据业界实测数据，一个包含5个CPU核心的SoC设计在进行全网表Retargeting时：

1.2 无网表流程的双阶段模型

Tessent的创新性在于将Retargeting分解为**提取(Extraction)和重定目标(Retargeting)**两个逻辑独立的阶段：

# 典型两阶段命令序列示例 set_system_mode analysis # 进入提取阶段 run_drc # 连接验证 write_core_description top.tcd # 输出枢纽文件 set_context patterns -scan_retargeting # 进入重定目标阶段 read_core_descriptions core1.tcd # 读取预提取信息 read_patterns core1.patdb # 载入核心级pattern write_patterns top.patdb # 输出最终结果

这种解耦设计使得工程师可以在不同时间、不同环境中分别执行两个阶段，特别适合分布式团队协作。

2. 黑盒与灰盒技术的实战选择

2.1 决策树：何时选择何种抽象级别

在无网表流程中，对核心的抽象级别选择直接影响流程的可行性和结果质量。基于数十个成功案例的总结，我们提炼出以下决策原则：

• 必须使用灰盒的情况：

  • 核心包含测试设置所需的控制逻辑（如PLL配置）
  • 存在从顶层到核心的反馈路径
  • 需要验证核心内部扫描链完整性

• 可安全使用黑盒的情况：

  • 核心仅为纯组合逻辑或简单时序模块
  • 所有IO均为直通路径(Feedthrough)
  • 核心级测试设置不依赖内部状态

注意：当核心包含EDT压缩逻辑时，即使满足黑盒条件也建议采用灰盒，以确保压缩率计算准确。

2.2 接口保留的三种实现方式

Tessent提供多种命令来实现不同程度的网表抽象，每种方式对设计信息的保留程度各不相同：

1. 完整灰盒生成：

   read_verilog core_graybox.v # 包含包装链和反馈

2. 接口保留模式：

   read_verilog core_netlist.v -interface_only

3. 动态黑盒化：

   add_black_box -instance core_inst

下表对比了三种方式的关键特性：

3. TCD文件：流程中的核心枢纽

3.1 文件结构与信息承载

TCD(Tessent Core Description)文件作为无网表流程的核心枢纽，采用分层结构存储五类关键信息：

1. 连接拓扑：核心扫描引脚到顶层的映射关系
2. 约束传播：时钟定义、时序例外等约束条件
3. 过程封装：测试设置、移位控制等过程定义
4. 模式上下文：不同测试模式下的配置参数
5. 诊断元数据：用于硅后分析的辅助信息

# TCD文件生成命令示例 write_core_description top.tcd \ -include_connections \ -include_constraints \ -include_procedures

3.2 增量式流程构建

TCD文件的独立特性支持创新的增量式工作流：

1. 在项目早期生成基线TCD
2. 设计迭代时仅更新变化的核心TCD
3. 最终整合时通过TCD合并快速重建全芯片视图

这种工作模式可将顶层验证周期缩短40%-60%，特别适合敏捷开发环境。

4. 高级应用模式与疑难破解

4.1 多模式并行处理技术

现代SoC往往需要处理多种测试模式共存的情况，Tessent通过-current_design开关实现灵活的模式组合：

# 多模式合并示例 add_core_instance -core CPU -mode BIST -current_design add_core_instance -core GPU -mode SCAN -current_design set_system_mode analysis

典型应用场景包括：

• 不同电源域的同时测试
• 逻辑核与存储器的并行验证
• 功能模式与结构测试的混合执行

4.2 常见故障模式与解决方案

在实际项目中，我们总结了以下高频问题及其应对策略：

对于特别复杂的异构集成设计，建议采用分阶段验证策略：先对各个子系统单独生成TCD，最后进行全系统整合。某5nm移动SoC项目采用此方法后，将首次硅成功率提升了30%。