用FPGA和ADV7123芯片生成NTSC/PAL同步信号：一个复古视频项目实战

用FPGA和ADV7123芯片构建复古视频信号发生器：从时序解析到硬件落地的完整指南

在数字视频技术高度发达的今天，复古视频系统依然保持着独特的魅力。无论是修复老式游戏机、构建复古艺术装置，还是单纯出于对模拟信号的好奇，理解NTSC/PAL视频信号的生成原理都是一项极具价值的技能。本文将带领读者使用FPGA开发板和ADV7123视频DAC芯片，从零构建一个能够输出标准复合视频信号的信号发生器。不同于简单的代码复制，我们将深入探讨信号时序的数学本质、硬件设计的工程考量，以及调试过程中可能遇到的各种"坑"。

1. 复古视频系统基础与硬件选型

1.1 NTSC与PAL制式的本质差异

NTSC和PAL作为两种主流的模拟电视制式，其核心区别远不止帧率不同那么简单。NTSC采用525行/30帧（实际29.97帧）的格式，而PAL则为625行/25帧。这种差异源于上世纪50年代各国电网频率的不同选择（60Hz vs 50Hz）。但更关键的是它们的色彩编码方式：

• NTSC：使用YIQ色彩空间，色度信号采用正交调制
• PAL：使用YUV色彩空间，通过逐行倒相(Phase Alternating Line)来抵消相位误差

对于我们的信号发生器项目，需要特别关注以下硬件相关参数：

1.2 FPGA开发板选型要点

不是所有FPGA都适合视频信号生成。考虑到视频时序的精确性要求，建议选择：

• 至少具备100MHz以上时钟能力的FPGA
• 内置PLL模块用于时钟精确分频
• 足够数量的I/O引脚（至少24位RGB+同步信号）
• 常见的性价比选择：
  • Xilinx Spartan-6系列
  • Altera Cyclone IV系列
  • Lattice iCE40系列（适合简单项目）

1.3 ADV7123关键特性与替代方案

ADV7123是一款三通道10位视频DAC，具有以下特点：

• 330MHz转换速率
• 兼容TTL/CMOS输入
• 内置同步信号处理电路

连接FPGA时需注意：

// 典型连接方式 adv7123 #( .DATA_WIDTH(10) ) dac_inst ( .clk(fpga_clock), .r_data(r_channel), .g_data(g_channel), .b_data(b_channel), .sync_n(composite_sync), .blank_n(active_video), .r_out(vga_r), .g_out(vga_g), .b_out(vga_b) );

对于预算有限的项目，可以考虑THS8134B等低成本替代方案，但需注意其仅支持8位色彩深度。

2. 视频时序的数学建模与FPGA实现

2.1 水平同步信号的精确生成

视频信号的每一行都包含多个关键时段。以NTSC为例：

1. 水平同步脉冲：4.7μs低电平
2. 后沿（Back Porch）：约4.7μs
3. 有效视频：约52.6μs
4. 前沿（Front Porch）：约1.5μs

在FPGA中，我们通常使用计数器来实现这些时序。以下是一个典型的Verilog实现片段：

parameter H_TOTAL = 1716; // 27MHz时钟下的总周期数 parameter H_SYNC = 124; // 同步脉冲宽度 parameter H_BACK = 114; // 后沿宽度 always @(posedge clk_27m) begin if (h_counter == H_TOTAL-1) h_counter <= 0; else h_counter <= h_counter + 1; // 生成水平同步信号 h_sync <= (h_counter < H_SYNC) ? 0 : 1; // 确定有效视频区域 active_video <= (h_counter >= H_SYNC + H_BACK) && (h_counter < H_TOTAL - H_FRONT); end

2.2 垂直同步与均衡脉冲的复杂时序

垂直同步信号远比水平同步复杂，特别是其中的均衡脉冲设计。PAL制的垂直同步包含：

1. 预均衡脉冲：5行，每行包含2个窄脉冲
2. 垂直同步脉冲：5行宽脉冲
3. 后均衡脉冲：5行，与预均衡相同

在代码实现中，需要特别注意场同步（Field Sync）的处理：

// PAL垂直同步状态机 localparam [2:0] PRE_EQ = 3'b001, SYNC = 3'b010, POST_EQ = 3'b100; always @(posedge clk_27m) begin if (v_counter == 0) begin case (v_state) PRE_EQ: begin if (eq_counter == 4) v_state <= SYNC; eq_counter <= eq_counter + 1; end SYNC: begin if (sync_counter == 4) v_state <= POST_EQ; sync_counter <= sync_counter + 1; end POST_EQ: begin if (eq_counter == 4) v_state <= PRE_EQ; eq_counter <= eq_counter + 1; end endcase end end

2.3 时钟域的精确控制

视频信号对时序抖动极其敏感。建议：

• 使用FPGA内置PLL生成精确的27MHz（PAL）或27.027MHz（NTSC）时钟
• 对跨时钟域信号进行适当处理
• 关键时序参数使用寄存器而非直接数值

一个典型的PLL配置示例（Xilinx FPGA）：

clk_wiz_0 pll_inst ( .clk_in1(sys_clk), .clk_out1(clk_27m), .reset(pll_reset), .locked(pll_locked) );

3. ADV7123硬件接口设计与信号调理

3.1 原理图设计要点

ADV7123的典型应用电路需要注意：

1. 电源去耦：每个电源引脚都需要100nF陶瓷电容
2. 输出滤波：RGB输出应添加75Ω匹配电阻和低通滤波器
3. 同步处理：复合同步信号需适当缓冲

注意：ADV7123的模拟输出范围为0-1.1V，而标准视频信号需要0-0.7V。通常需要在输出端添加分压电阻。

3.2 PCB布局建议

视频信号对布局非常敏感：

• 保持RGB走线等长
• 模拟部分与数字部分适当隔离
• 避免高速信号穿越模拟区域
• 使用多层板时，为视频信号提供完整地平面

3.3 常见硬件问题排查

1. 无图像输出：

   • 检查ADV7123电源电压（3.3V数字，5V模拟）
   • 确认时钟信号是否到达FPGA
   • 测量同步信号是否正常

2. 图像抖动：

   • 检查时钟信号质量
   • 确认所有接地连接良好
   • 尝试增加输出滤波电容

3. 色彩异常：

   • 检查RGB数据线连接
   • 确认DAC参考电压稳定
   • 测量各通道输出直流偏置

4. 高级调试技巧与性能优化

4.1 使用示波器分析视频信号

一个标准的NTSC复合视频信号应呈现如下特征：

• 同步脉冲：-40IRE（约-300mV）
• 消隐电平：0IRE
• 白电平：100IRE（约714mV）

调试时可关注：

1. 行同步宽度：精确4.7μs
2. 场同步序列：正确的均衡脉冲数量
3. 色同步信号（Burst）：约9周期的3.58MHz正弦波

4.2 FPGA内部逻辑分析仪的使用

当硬件调试困难时，可以：

1. 嵌入SignalTap/ILA核实时监测信号
2. 设置关键触发条件（如场同步开始）
3. 同时捕获多个相关信号

示例设置（Quartus Prime）：

create_debug_core clk_27m_ila altera_ila set_debug_core_property clk_27m_ila { \ C_DATA_DEPTH 1024 \ C_ENABLE_STORAGE_QUALIFICATION true \ C_ADV_TRIGGER true \ C_INPUT_PIPE_STAGES 2 \ }

4.3 信号质量优化技巧

1. 减少抖动：

   • 使用FPGA的专用时钟路由
   • 避免组合逻辑生成关键时序

2. 改善模拟输出：

   • 添加可调输出增益电路
   • 使用高质量视频驱动放大器

3. 电源噪声抑制：

   • 采用线性稳压器为模拟部分供电
   • 增加电源滤波电感

在实际项目中，我发现最棘手的往往是场同步时序的微小偏差——这种问题通常表现为图像顶部扭曲。通过精确计算每个均衡脉冲的宽度，并在示波器上逐个验证，最终能够获得稳定的图像同步。