FPGA 低功耗设计技术解析
1. 电压缩放技术
在 FPGA 设计中，电压缩放是一种常见的降低功耗的方法。正常操作中，电压缩放可能会导致两种设计错误，即 I/O 错误和延迟错误。I/O 错误是由于低电压核心电路与以原始电压运行的 I/O 接口时，核心的高输出信号可能过小，无法被 I/O 缓冲器的阈值电压正确检测。延迟错误则是因为关键路径可能无法满足时序要求。
运行时会估计最低供电电压并相应调整。例如，使用逻辑延迟测量电路（LDCM）和外部监视器，每 200 毫秒调整一次 FPGA 内部电压。在一些实验中，使用 Xilinx Virtex 300E - 8 设备，典型的功耗节省可达 20 - 30%。Nunez - Yanez 等人在 2007 年提出了动态电压缩放（DVS）方法，先调整电压，再使用 LDCM 搜索合适的工作频率，在 XC4VSX35 - FF668 - 10C FPGA 上，从 1.2V 降至 0.9V 时，节能可达 60%。
2015 年，Nunez - Yanez 进一步提出了自适应电压缩放（AVS），结合电压缩放、动态重新配置和时钟管理。通过利用与应用相关的可用时序裕量，在 0.58V 下运行（相比标称 1V），功耗可降低达 85%，此时的能量需求约为标称电压的五分之一。这是通过开发 AVS 单元实现的，该单元监测延迟特性并调整电压，使 FPGA 在给定频率下以最低能量点运行。
这些技术具有很强的设计针对性，需要实现专用电路来降低功耗，适用于对功耗有严格要求且设计不太可能改变的情况。此外，由于芯片性能可能不同，每个使用的 FPGA 组件都可能需要进行检查。
2. 降低开关电容的技术
前面的技术