处理器时钟生成与分配技术解析
1. 时钟基础概念
时钟作为同步数字系统中用于数据传输的时间参考，是一种周期性同步信号。在同步系统的运行里，时钟起着核心作用，所以高性能时钟分配方案的设计、优化和验证至关重要。通常而言，时钟频率越高，系统性能也越高，但并非绝对。随着工艺技术的发展、激进的电路设计技术以及更深的流水线，主流微处理器的时钟频率显著提升。
时钟分配受工艺缩放影响明显。更小的工艺几何尺寸使设计者能在单个芯片上集成更多功能，需要时钟的顺序元件数量不断增加，这让时钟分配任务更具挑战性。尽管晶体管尺寸变小、速度变快，使得时钟去偏斜或补偿电路的设计成本降低，但金属互连的缩放效果不佳，需要仔细提取和建模时钟树线路的电阻和电容。而且，芯片尺寸的增大使时钟线变长，需要更多的缓冲级，对于高频时钟（通常高于1GHz），还必须对时钟分配线中的电感效应进行建模。
2. 时钟参数及趋势
时钟偏斜（Clock Skew）：指时钟信号在芯片内分布时的空间变化，可分为全局（芯片级）和局部（模块级）偏斜。理想的时钟分配网络应将偏斜降至最低，但有时故意插入偏斜可缓解时序关键路径，使芯片运行在更高频率。时钟偏斜与数据传输相关，只有在数据从一个顺序元件传输到另一个时才有意义。随着频率增加，偏斜通常会减小，一般设计中偏斜约为周期时间的5%（范围在2 - 8%）。偏斜的主要来源包括设备不匹配（占比超一半）、中间时钟缓冲器的局部电源电平差异（约四分之一）、负载不匹配以及温度不匹配（影响较小）。
| 偏斜来源 | 占比 |
| ---- | ---- |
| 设备不匹配 | 超一半 |
| 局部电