1. 项目概述：为什么我们要绕开网络变压器？

在硬件工程师的日常里，以太网PHY芯片的设计几乎是绕不开的“标准动作”。按照经典的教科书和绝大多数厂商的参考设计，RJ45接口和PHY芯片之间，必须放置一个网络变压器（也叫以太网变压器或磁性模块）。这个小小的磁性元件，承担着电气隔离、信号耦合、共模抑制和阻抗匹配等多重使命，是保证以太网通信稳定、可靠、符合规范的基石。

那么，“PHY芯片接口直连”这个听起来有点“离经叛道”的想法，到底是为了什么？它真的可行吗？这绝不是为了标新立异或者单纯地省几块钱成本。在实际项目中，我遇到过几种不得不考虑这种方案的场景：

1. 极致的空间压缩：在一些超小型的嵌入式模块、穿戴式设备或高密度集成的板卡上，每一个平方毫米的PCB面积都弥足珍贵。一个标准的带变压器的RJ45插座（比如HR911105A）及其外围电路，所占用的空间可能比主控芯片还大。直接省去变压器，可以大幅缩减布局面积。
2. 极端的成本敏感：对于海量出货的消费级IoT设备，每一分钱的BOM成本都至关重要。一个合格的网络变压器，其成本可能超过PHY芯片本身。在满足性能要求的前提下，去掉它意味着可观的成本下降。
3. 特殊的应用环境：设备的所有节点都处于同一个严控的、等电位的低压直流系统中，例如同一个机箱内的板卡间通信、实验室测试夹具内部互联等。此时，变压器提供的2500Vrms隔离能力可能不是必需，甚至其引入的插损和抖动在某些超高速或低功耗场景下会成为负担。
4. 定制化与集成化需求：在一些ASIC或高度集成的方案中，设计者希望将磁性元件的功能通过片内电路或片外无源网络来实现，以实现更优的功耗、性能或集成度。

然而，必须清醒地认识到，“直连”不等于“简单地把线连上”。它意味着你需要自己承担起变压器原来负责的所有工作，并且要确保最终系统依然能满足以太网协议（主要是IEEE 802.3）的电气规范。这是一个典型的“把复杂性从BOM表转移到设计端”的挑战。接下来，我将拆解其中的核心设计思路、实操要点以及我踩过的那些坑。

2. 网络变压器的核心职能与直连挑战

要设计直连方案，首先必须彻底理解网络变压器在经典电路中究竟做了什么。这不是一个简单的“通交流、隔直流”的器件，而是一个精密的信号与电源管理枢纽。

2.1 变压器承担的四大关键角色

1. 电气隔离（Galvanic Isolation）：

   • 作用：这是变压器最重要的安全与可靠性保障。它物理上隔断了设备主板（PHY侧）与外部网络（电缆侧）之间的直流路径。
   • 价值：防止因雷击、电源故障、地电位差等原因产生的高压浪涌损坏PHY芯片乃至整个设备；消除不同设备间地线环路引起的共模噪声。
   • 直连挑战：一旦去掉变压器，PHY芯片的引脚将直接暴露在外界。任何出现在网线上的异常电压都可能直达芯片，抗浪涌和ESD能力成为设计首要难题。

2. 信号耦合与共模抑制（Common Mode Rejection）：

   • 作用：以太网采用差分信号（TX+/TX-， RX+/RX-）传输。变压器利用其磁耦合原理，高效地传递差分信号（差模），同时极大地衰减两个信号线上共有的噪声（共模）。其共模抑制比（CMRR）通常在几十dB以上。
   • 价值：确保在长距离、复杂电磁环境的双绞线传输中，接收端能清晰提取微弱的差分信号，抑制外部电磁干扰（EMI）和电缆本身辐射的噪声。
   • 直连挑战：失去了变压器强大的共模抑制能力，PCB上的差分信号对外界噪声异常敏感，同时也更容易通过网线辐射出噪声，导致电磁兼容性（EMC）测试难以通过。

3. 阻抗匹配：

   • 作用：标准以太网双绞线特性阻抗为100Ω。变压器通过其特定的匝数比和磁芯参数，与后端的Bob-Smith电路等配合，为PHY芯片提供了一个纯净的100Ω差分负载，确保信号在电缆端口的反射最小，信号完整性最佳。
   • 价值：保证信号能量高效传输，减少回波损耗（Return Loss），这对于百兆、千兆乃至更高速率的以太网至关重要。
   • 直连挑战：需要在PCB上直接为PHY芯片的差分线设计一个精确、宽带（例如高达125MHz for 100BASE-TX）的100Ω匹配网络，并考虑走线本身、连接器、电缆引入的阻抗不连续性。

4. 直流偏置与供电（针对PoE）：

   • 作用：在支持PoE（以太网供电）的应用中，变压器需要将数据信号（高频AC）与供电电源（DC）进行混合与分离。
   • 直连挑战：如果涉及PoE，直连方案会变得极其复杂，需要额外的电感、电容网络来分离交直流，本文主要讨论非PoE场景。

2.2 直连方案的核心设计思路

理解了挑战，我们的设计目标就明确了：用一个无源（或有源）网络，在PCB上尽可能复现变压器提供的“隔离、滤波、匹配”功能。虽然无法达到变压器级别的隔离电压，但可以通过其他手段在特定安全范围内实现功能性替代。

一个典型的直连方案框图如下（以发送通道为例）：

PHY TX+ ----> 串联匹配电阻（~50Ω）-----> ESD/浪涌保护器件 ----> RJ45 Pin PHY TX- ----> 串联匹配电阻（~50Ω）-----> ESD/浪涌保护器件 ----> RJ45 Pin | V 对地并联网络（阻抗匹配/偏置）

接收通道同理。这个网络需要精心计算和选择每个元件的参数。

注意：并非所有PHY芯片都支持直连模式。许多PHY的驱动器和接收器电路是针对通过变压器连接100Ω负载进行优化的。在选型时，必须仔细查阅芯片数据手册，寻找关于“Transformerless”、“Direct Drive”或“HP Auto-MDIX”等特性的描述，并参考厂商提供的直连应用笔记。强行将标准PHY用于直连，可能导致驱动能力不足、信号幅度不达标、功耗激增甚至损坏芯片。

3. 核心细节解析与实操要点

3.1 阻抗匹配网络的设计

这是直连设计的技术核心。目标是在PHY芯片的差分输出引脚与RJ45接口之间，形成一个在目标频率范围内（如100BASE-TX的31.25MHz基频及其谐波）阻抗接近100Ω的网络。

经典方案：Bob-Smith电路变体

在传统变压器设计中，变压器中心抽头通过电容接地，构成Bob-Smith电路，用于提供共模回流路径并稳定共模电压。在直连设计中，我们将其改造为直接用于阻抗匹配。

一种常见的实践电路如下：

PHY_TXP ----R1----+-----> RJ45_TX+ | C1 | GND | PHY_TXN ----R2----+-----> RJ45_TX-

• R1， R2：串联匹配电阻。通常各为49.9Ω或50Ω。它们与PHY的输出阻抗（通常是低阻）、后级保护器件的寄生参数以及走线阻抗共同作用。其核心作用是阻尼振铃、减少过冲，并帮助实现从芯片到网线的阻抗渐变。没有它们，信号在阻抗不连续点（如芯片引脚、保护器件）的反射会非常严重。
• C1：对地电容。典型值在100pF到1000pF之间。它和电阻一起构成了一个RC网络，其主要功能有：
  1. 为差分信号的共模分量提供到地的低阻抗通路，替代变压器的共模抑制功能。
  2. 与电阻一起设定网络的差分阻抗。在目标频率下，电容的阻抗（Zc = 1/(2πfC)）需要与电阻值一同计算，使得从RJ45端口看进去的差分阻抗接近100Ω。这是一个需要仿真或迭代调试的关键参数。
  3. 提供一定的直流偏置路径。有些PHY的驱动电路需要直流回路。

设计流程与计算考量：

1. 获取PHY芯片的AC/DC模型：这是最理想但通常最难获取的。你需要知道PHY在差分模式下的输出阻抗（Zout_dm）。如果数据手册没有给出，可以将其假设为一个很小的值（如10-20Ω）。
2. 初步计算：简化模型下，差分阻抗 Z_diff = 2R_series + Zout_dm。如果我们想让Z_diff约等于100Ω，且Zout_dm≈20Ω，那么2R_series就需要80Ω，即每个R_series为40Ω。这就是为什么常看到39.2Ω、40.2Ω等值的原因，49.9Ω则更保守，预留了更多余量。
3. 引入电容的影响：电容C1并联在中间节点与地之间。对于差分信号（TX+和TX-相位相反），中间节点的电压理论上是“虚地”，因此理想情况下C1对差分阻抗影响很小。但对于共模信号（TX+和TX-同相），C1则与R_series形成低通滤波，是抑制共模噪声的关键。需要确保在信号频率下，C1的容抗足够小，例如在31.25MHz时，一个100pF电容的容抗约为51Ω，与2*25Ω的电阻（两个R_series的共模路径）形成分压，能有效衰减共模噪声。
4. 必须使用仿真工具：纸上计算只能给出起点。必须使用SPICE或SI/PI仿真工具（如ADS， SIwave， 甚至是免费的LTspice）建立包含PHY IBIS模型、保护器件模型、PCB走线模型和负载模型的完整通道进行仿真。观察眼图、回波损耗（S11）、插入损耗（S21）是否满足IEEE 802.3标准。

实操心得：在我的一个100Mbps设备直连设计中，最初使用两个49.9Ω电阻和两个100pF电容（分别对地）的对称结构，实测回波损耗在30MHz处超标。后来改为单个220pF电容跨接在中间节点与地之间，并配合39.2Ω电阻，经过微调后通过了测试。电容的值和位置对高频性能极其敏感，没有仿真和实测，几乎不可能一次成功。

3.2 ESD与浪涌保护设计

失去了变压器的隔离屏障，ESD和浪涌保护就成了生命线。保护器件的选型和布局直接决定产品的可靠性。

1. 保护器件选型：

   • TVS二极管阵列（TVS Diode Array）：这是首选。应选择专门为以太网设计的低电容TVS阵列，例如每线对地电容小于3pF的型号。过高的寄生电容会严重劣化高速信号完整性。
   • 关键参数：工作电压（略高于信号电压，如3.3V或5V）、钳位电压（越低越好，但需高于信号峰值）、结电容（必须低）、响应时间（纳秒级）。
   • 布局位置：保护器件应尽可能靠近RJ45接口，在有害能量进入板内之前就将其泄放到地。理想情况下，TVS的地引脚应该通过短而粗的走线连接到RJ45的金属外壳地（如果与主板地隔离）或一个专用的“干净”的保护地平面。

2. 地的分割与连接：

   • 策略选择：这是一个经典难题。如果设备本身有金属外壳并接地，可以采用“机壳地（Chassis GND）”与“信号地（Signal GND）”分割的策略。RJ45的金属外壳和TVS的地接到机壳地，机壳地通过一个高压电容（如1000pF/2kV）和一个磁珠或0Ω电阻并联的电路单点连接到信号地。这样既能泄放高频噪声，又避免了直流地环路。
   • 单点连接的重要性：绝对要避免保护地（机壳地）与数字信号地形成大面积重叠或环路，否则浪涌电流可能流经信号地平面，造成芯片复位或损坏。

3.3 PCB布局布线要点

直连方案对PCB布局的要求比传统设计苛刻得多。

1. 差分走线：必须严格按100Ω差分阻抗要求设计走线。使用PCB厂提供的叠层参数，在SI9000等工具中计算线宽、线距和参考平面距离。保持差分对等长（误差建议小于5mil），避免不必要的过孔和拐角。
2. 元件布局：遵循“PHY -> 匹配电阻 -> TVS保护 -> RJ45”的信号流顺序。匹配电阻应靠近PHY端放置，TVS紧靠RJ45。所有相关被动元件（电阻、电容）应放置在信号路径的同一面，避免使用过孔。
3. 电源去耦：为PHY芯片的模拟电源（AVDDH， AVDDL等）提供极其干净、稳定的电源。每个电源引脚使用一个0.1uF和一个1uF或10uF的电容并联去耦，并尽量靠近引脚。电源走线要宽，回流路径要短。
4. 隔离与屏蔽：将PHY芯片、匹配网络、保护电路视为一个敏感的“模拟射频模块”，用接地过孔墙将其与数字电路（如MCU、DDR）在物理上隔离开。如果可能，在PCB内层为这部分电路提供一个完整的地平面作为参考。

4. 实操过程：一个百兆以太网直连设计案例

以下是我为一个空间受限的工业传感器模块设计100BASE-TX直连接口的完整过程记录。

4.1 芯片选型与电路设计

1. PHY选型：经过筛选，选择了Microchip的LAN8720A。其数据手册明确支持“Transformerless”操作，并提供了参考电路。这一点至关重要，大大降低了设计风险。
2. 参考电路调整：基于LAN8720A的应用笔记，其直连推荐电路如下：
   • TXP/TXN：各串联一个39.2Ω电阻（R1， R2）后输出。
   • 在R1和R2的后端（靠近RJ45侧），通过一个100pF的电容（C1）连接到地。同时，这里也是TVS阵列的接入点。
   • RXP/RXN：同样各串联一个39.2Ω电阻（R3， R4）。在PHY芯片内部，接收端通常已有偏置，外部是否需要电容对地需根据手册确定，本例中参考设计未添加。
3. 保护电路：选择了Semtech的RClamp0524P TVS阵列，其通道电容典型值仅0.5pF，非常适合百兆以太网。将其跨接在TX+/TX-对地以及RX+/RX-对地。
4. 偏置电路：根据LAN8720A要求，需要为RX差分线提供共模偏置电压。通过两个49.9Ω电阻将AVDD_3V3分压得到约1.65V的VCM，并通过两个100Ω电阻分别连接到RXP和RXN。这个偏置网络对接收器的直流工作点和共模抑制能力影响很大，必须严格按照手册参数设计。

4.2 PCB设计与打样

使用Cadence Allegro进行设计。

• 叠层：采用4层板（Top-GND-Power-Bottom）。顶层走所有差分线和关键信号。
• 阻抗控制：与PCB厂家确认，采用FR4材料，Er约4.2。计算得顶层差分线宽/线距为6mil/7mil，距第二层（GND）介质厚度为4.5mil时，可得到约100Ω的差分阻抗。
• 布局：将LAN8720A、匹配电阻电容、TVS、RJ45集中布局在板子一侧。匹配电阻距离PHY引脚不超过200mil。TVS距离RJ45引脚不超过150mil。所有去耦电容紧贴PHY电源引脚。
• 接地：采用统一地平面策略（因设备为塑料外壳）。TVS的地引脚通过多个过孔直接连接到完整的地平面。在RJ45下方，将地平面挖空，避免与外壳形成寄生电容。

4.3 调试与测试实录

板卡回来后，焊接调试。上电后PHY链路指示灯不亮。排查过程如下：

1. 基础检查：测量PHY供电正常，复位时序正常，MDC/MDIO通信读取芯片ID正确。排除硬件连接错误。
2. 信号探测：使用高带宽差分探头（>500MHz）测量TXP/TXN引脚。发现虽然有波形，但幅度非常小，仅约200mVpp，远低于标准的2Vpp（100BASE-TX）。
3. 问题定位：怀疑驱动能力不足。回头仔细阅读数据手册，发现“Transformerless”模式需要配置芯片内部的一个寄存器位（由MCU通过MDIO写入），以增强驱动电流。默认状态是普通模式。
4. 软件配置：修改驱动代码，在PHY初始化阶段，写入该配置位。
5. 结果：重新上电后，链路指示灯亮起。测量TXP/TXN信号，幅度达到约1.8Vpp，眼图张开度良好。连接电脑，可以成功获取IP并ping通。

关键测试项与结果：

• 功能测试：iperf测试TCP吞吐量稳定在94Mbps以上（百兆物理层极限）。
• 信号质量：用示波器带以太网眼图模板测试，发送端眼图满足IEEE 802.3标准模板要求。
• 回波损耗：使用矢量网络分析仪（VNA）测试S11，在1-100MHz范围内均优于-16dB的标准要求。
• ESD测试：对RJ45金属外壳和每个引脚进行接触放电±8kV（IEC 61000-4-2），设备无重启或损坏，通信不中断。
• 浪涌测试：进行±1kV（10/700μs）的浪涌测试（模拟感应雷），TVS有效钳位，设备工作正常。

5. 常见问题与排查技巧实录

直连设计调试中，90%的问题都出在信号完整性和外部干扰上。以下是我总结的“故障树”和应对技巧。

5.1 链路无法建立或时断时续

• 症状：PHY的Link灯不亮，或闪烁不定。
• 排查步骤：
  1. 查电源与配置：测量PHY所有电源引脚电压是否稳定且在容差范围内。用逻辑分析仪或MCU调试口确认MDC/MDIO初始化序列是否正确，特别是直连模式所需的特殊寄存器配置。
  2. 查差分信号幅度：用示波器测量发送差分对（TXP/TXN）的峰峰值电压。如果远低于1V（对于100BASE-TX），可能是：
     • 驱动模式未配置：如我案例中所遇，需软件使能强驱动模式。
     • 匹配电阻过大：串联电阻总值（芯片内阻+外置电阻）过大，导致分压严重。尝试减小外置电阻值（如从49.9Ω改为39.2Ω或33Ω），但需同步观察信号过冲。
     • 负载过重：TVS或对地电容的容性负载太大，吃掉了信号高频分量。确认使用的是低电容TVS（<3pF），对地电容值是否过大（从100pF调整为68pF或47pF试试）。
  3. 查共模电压：测量TXP和TXN各自对地的直流电压。它们应该大致相等，这是接收端正确解调的基础。如果不相等，检查PHY的偏置电路（如VCM输出）及其连接。
  4. 交换交叉线序：尝试使用交叉网线（或强制设备MDI/MDIX切换）连接。直连时，有时需要特定的线序。

5.2 通信速率低下或包错误率高

• 症状：能ping通，但iperf测速远低于理论值，或网络统计显示大量CRC错误、帧丢失。
• 排查步骤：
  1. 眼图测试：这是最直接的诊断工具。如果眼图闭合、抖动大、过冲/下冲严重，问题出在发送端。
     • 过冲/振铃：通常表明阻抗不匹配，信号在反射。增加串联电阻值（如从39.2Ω增加到49.9Ω）是首选方法，可以阻尼振荡。检查PCB走线阻抗是否失控。
     • 眼图塌陷、边沿变缓：表明高频分量损失。减小串联电阻值或减小对地电容值。检查TVS或连接器的寄生电容是否过大。
  2. 检查接收端：如果发送端眼图良好，问题可能在接收端。接收端对噪声更敏感。
     • 共模噪声：用示波器两个通道分别测量RXP和RXN对地波形，然后用数学功能计算（A-B）得到差分信号，同时计算（A+B）/2得到共模噪声。如果共模噪声幅度很大（>500mV），说明共模抑制不足。尝试优化对地电容C1的值和位置，确保其接地路径极短（直接打过孔到地平面）。
     • 电源噪声：测量PHY芯片模拟电源引脚上的噪声。如果噪声过大（>50mVpp），加强去耦：在现有0.1uF旁再并联一个1uF或10uF的陶瓷电容，并检查电源走线。
  3. 环境干扰：在靠近电机、变频器、开关电源等强干扰源的环境下测试。如果此时错误率飙升，说明系统抗共模干扰能力弱。考虑在网线入口处增加共模扼流圈（CMC），虽然这会增加插损，但能显著提升EMC性能。

5.3 EMC测试失败（辐射发射或抗扰度）

• 症状：实验室功能正常，但在EMC认证实验室的辐射发射（RE）或射频场抗扰度（RS）测试中失败。
• 对策：
  • 辐射发射（RE）超标：以太网差分信号本身就是很强的辐射源。直连后，共模噪声更容易通过网线像天线一样辐射出去。
    1. 优化匹配网络：确保差分阻抗尽可能接近100Ω，减少因失配导致的信号反射，反射能量会转化为辐射。
    2. 添加共模扼流圈（CMC）：在信号链路上，TVS之后、RJ45之前，加入一个高速信号专用的共模扼流圈。它能极大抑制共模电流，是解决辐射问题的“特效药”。选择时需注意其差分插损要小，共模阻抗在目标频率范围内要高。
    3. 屏蔽与接地：使用带金属外壳的屏蔽RJ45插座，并将其外壳与PCB的保护地（或机壳地）360度良好搭接。网线也应使用屏蔽双绞线（STP），并将屏蔽层在RJ45端良好接地。
  • 抗扰度（RS）测试失败：外部射频干扰注入网线，导致设备通信中断。
    1. 增强共模抑制：同样，共模扼流圈是提升抗扰度的关键器件。
    2. TVS性能：确认TVS的响应速度和钳位电压足够，能在干扰脉冲到来时迅速动作，保护PHY芯片。
    3. PCB布局：确保差分线下方有完整的地平面作为参考和屏蔽。敏感模拟电路远离板边和接口区域。

5.4 直连方案速查与决策表

最后，我想分享一点最深的体会：PHY直连设计是一个典型的权衡工程。你用更复杂的设计工作、更紧张的调试周期和一定的性能风险，去换取BOM成本和PCB空间的优势。它不是一个可以随意套用的“标准答案”，而是需要根据具体产品需求、应用环境、芯片能力和工程师经验进行深度定制化的解决方案。在启动这类设计前，务必问自己：省去的那个变压器，其价值是否真的超过了后续可能增加的开发调试成本与潜在风险？如果答案依然是肯定的，那么希望这篇详尽的拆解，能为你照亮前路，少踩一些坑。