LitePCIe在真实开发板上跑起来ACORN、KC705、KCU105、XCU1525完整实操清单【免费下载链接】litepcieSmall footprint and configurable PCIe core项目地址: https://gitcode.com/gh_mirrors/li/litepcieLitePCIe 是一个用小 footprint、高可配置性著称的PCIe 核心PCIe core基于 Migen 与 LiteX 生态构建让你无需庞大 IP 就能在 Xilinx FPGA 上快速搭建 PCIe Endpoint。本文面向新手给出在 ACORN、KC705、KCU105、XCU1525 四块真实开发板上构建、烧录并验证 LitePCIe 的完整实操清单帮助你在 FPGA 开发板上一次点亮 PCIe 链路。一、先看懂LitePCIe PCIe核的三层架构在动手之前建议先花 2 分钟理解 LitePCIe 的结构后面的构建脚本才有意义。整个核心分为三层PHY 层负责物理层支持 Xilinx 7-SeriesGen2 X8、UltrascaleGen3 X16、Intel Cyclone5Gen2 X4以及 64/128/256/512-bit 数据通路Core 层TLP 层处理、重排序、MSI/MSI-X 中断、Crossbar 交叉开关Frontend 层DMA带 Scatter-Gather、MMAPAXI/Wishbone 主从、PTM 透传模式。 这张架构图直观展示了 MMAP、DMA、TLP Packetizer/Depacketizer 到 PCIe PHY 的数据流向调试时可以按图索骥。二、四块开发板选型对照清单项目bench/目录为每块板子都提供了独立的构建入口脚本选型前先对照下表开发板FPGA 系列PCIe PHY支持速率/通道入口脚本 ACORNXilinx 7-SeriesS7PCIEPHYGen2 x4125 MHzbench/acorn.py KC705Xilinx 7-SeriesS7PCIEPHYGen2 x1/x4/x8bench/kc705.py KCU105Xilinx UltrascaleUSPCIEPHYGen3 x4/x8bench/kcu105.py XCU1525Xilinx UltrascaleUSPPCIEPHYGen3 x4/x8/x16bench/xcu1525.py几点选择建议预算有限、快速入门→ ACORNXilinx/SC 小型 PCIe 卡配套配置文件为examples/acorn.yml经典学习平台→ KC705脚本内建 UART、双路 DMA 与 MSI 中断最适合教学追求 Gen3 高速→ KCU105 或 XCU1525XCU1525 可跑满 x16系统时钟 300 MHz。三、环境准备最快配置方法安装 Python 3.8 与 FPGA 厂商开发工具Vivado按 LiteX 官方 Wiki 安装 Migen、LiteX、LiteX-Boards 依赖栈获取 LitePCIe 仓库git clone https://gitcode.com/gh_mirrors/li/litepcie cd litepcie可选先跑一遍单元测试确认环境无误测试用例位于test/目录python3 -m unittest test.test_examples四、逐板实操构建、烧录与驱动安装4.1 ACORNlitepcie_gen 一键生成核心ACORN 流程的特点是先用 YAML 配置生成 Verilog 核心再与 SoC 集成python3 bench/acorn.py --build --load脚本会自动执行litepcie_gen ../examples/acorn.yml生成litepcie_core并按examples/acorn.yml中的参数128-bit 数据宽度、4 条 DMA 通道、16 个 MSI 中断等综合 PHY。配置项可直接编辑该 YAML 文件调整。4.2 KC705命令行参数切换通道数KC705 是最完整的演示 SoCUART DMA0/DMA1 MSI命令示例python3 bench/kc705.py --build --load # 默认 Gen2 x4200 MHz python3 bench/kc705.py --build --nlanes 8 # 切换到 x8 python3 bench/kc705.py --driver --output-dir build/kc705 # 生成 Linux 驱动4.3 KCU105 与 XCU1525Gen3 高速板通用流程两块 UltraScale() 板的脚本结构一致区别仅在 PHY 与默认配置python3 bench/kcu105.py --build --load --nlanes 4 # Gen3 x4 python3 bench/xcu1525.py --build --load --nlanes 16 # Gen3 x16两板均默认小端模式little endian并开启 DMA 环回loopback功能方便上机自检。4.4 安装 Linux 驱动并上电验证构建脚本加--driver后会输出完整的 Linux 驱动源码位于litepcie/software/kernel/与litepcie/software/user/流程make # 编译内核模块 ./init.sh # 安装驱动并创建设备节点若之前加载过旧驱动先执行rmmod litepcie再重新加载。项目还提供了一个总线重扫工具litepcie/software/rescan.py可自动卸载驱动、移除旧设备、重扫 PCIe 总线并重新加载模块对 Xilinx 及部分 Lattice/Gowin 设备 ID 开箱即用python3 litepcie/software/rescan.py五、上机排错速查清单现象快速排查动作lspci看不到设备用rescan.py重扫总线检查rst_n与参考时钟100 MHz链路训练失败KC705/KCU105/XCU1525 脚本已内建 LTSSM 追踪器add_ltssm_tracer观察链路状态机卡在哪一态DMA 不工作利用 SoC 的 DMA loopback 模式做环回自检再比对csr.csv寄存器地址时钟约束报错ACORN 示例已预置userclk2与litepciesoc_clkout之间的 false path自改设计时参考bench/acorn.py六、总结按照本文清单你可以✅ 用examples/*.yml配置 litepcie_gen快速定制核心✅ 通过bench/下四个脚本在 ACORN / KC705 / KCU105 / XCU1525 上构建烧录✅ 用--driver一键生成 Linux 驱动配合rescan.py完成设备注册✅ 借助内建 LTSSM 追踪器与 DMA loopback 完成上机验证。LitePCIe 采用宽松的 BSD 2-Clause 协议允许用于闭源商业设计从入门原型到量产 FPGA 设计都能平滑衔接。祝你第一次点亮 PCIe 链路顺利【免费下载链接】litepcieSmall footprint and configurable PCIe core项目地址: https://gitcode.com/gh_mirrors/li/litepcie创作声明：本文部分内容由AI辅助生成（AIGC），仅供参考 LitePCIe在真实开发板上跑起来：ACORN、KC705、KCU105、XCU1525完整实操清单
LitePCIe在真实开发板上跑起来ACORN、KC705、KCU105、XCU1525完整实操清单【免费下载链接】litepcieSmall footprint and configurable PCIe core项目地址: https://gitcode.com/gh_mirrors/li/litepcieLitePCIe 是一个用小 footprint、高可配置性著称的PCIe 核心PCIe core基于 Migen 与 LiteX 生态构建让你无需庞大 IP 就能在 Xilinx FPGA 上快速搭建 PCIe Endpoint。本文面向新手给出在 ACORN、KC705、KCU105、XCU1525 四块真实开发板上构建、烧录并验证 LitePCIe 的完整实操清单帮助你在 FPGA 开发板上一次点亮 PCIe 链路。一、先看懂LitePCIe PCIe核的三层架构在动手之前建议先花 2 分钟理解 LitePCIe 的结构后面的构建脚本才有意义。整个核心分为三层PHY 层负责物理层支持 Xilinx 7-SeriesGen2 X8、UltrascaleGen3 X16、Intel Cyclone5Gen2 X4以及 64/128/256/512-bit 数据通路Core 层TLP 层处理、重排序、MSI/MSI-X 中断、Crossbar 交叉开关Frontend 层DMA带 Scatter-Gather、MMAPAXI/Wishbone 主从、PTM 透传模式。 这张架构图直观展示了 MMAP、DMA、TLP Packetizer/Depacketizer 到 PCIe PHY 的数据流向调试时可以按图索骥。二、四块开发板选型对照清单项目bench/目录为每块板子都提供了独立的构建入口脚本选型前先对照下表开发板FPGA 系列PCIe PHY支持速率/通道入口脚本 ACORNXilinx 7-SeriesS7PCIEPHYGen2 x4125 MHzbench/acorn.py KC705Xilinx 7-SeriesS7PCIEPHYGen2 x1/x4/x8bench/kc705.py KCU105Xilinx UltrascaleUSPCIEPHYGen3 x4/x8bench/kcu105.py XCU1525Xilinx UltrascaleUSPPCIEPHYGen3 x4/x8/x16bench/xcu1525.py几点选择建议预算有限、快速入门→ ACORNXilinx/SC 小型 PCIe 卡配套配置文件为examples/acorn.yml经典学习平台→ KC705脚本内建 UART、双路 DMA 与 MSI 中断最适合教学追求 Gen3 高速→ KCU105 或 XCU1525XCU1525 可跑满 x16系统时钟 300 MHz。三、环境准备最快配置方法安装 Python 3.8 与 FPGA 厂商开发工具Vivado按 LiteX 官方 Wiki 安装 Migen、LiteX、LiteX-Boards 依赖栈获取 LitePCIe 仓库git clone https://gitcode.com/gh_mirrors/li/litepcie cd litepcie可选先跑一遍单元测试确认环境无误测试用例位于test/目录python3 -m unittest test.test_examples四、逐板实操构建、烧录与驱动安装4.1 ACORNlitepcie_gen 一键生成核心ACORN 流程的特点是先用 YAML 配置生成 Verilog 核心再与 SoC 集成python3 bench/acorn.py --build --load脚本会自动执行litepcie_gen ../examples/acorn.yml生成litepcie_core并按examples/acorn.yml中的参数128-bit 数据宽度、4 条 DMA 通道、16 个 MSI 中断等综合 PHY。配置项可直接编辑该 YAML 文件调整。4.2 KC705命令行参数切换通道数KC705 是最完整的演示 SoCUART DMA0/DMA1 MSI命令示例python3 bench/kc705.py --build --load # 默认 Gen2 x4200 MHz python3 bench/kc705.py --build --nlanes 8 # 切换到 x8 python3 bench/kc705.py --driver --output-dir build/kc705 # 生成 Linux 驱动4.3 KCU105 与 XCU1525Gen3 高速板通用流程两块 UltraScale() 板的脚本结构一致区别仅在 PHY 与默认配置python3 bench/kcu105.py --build --load --nlanes 4 # Gen3 x4 python3 bench/xcu1525.py --build --load --nlanes 16 # Gen3 x16两板均默认小端模式little endian并开启 DMA 环回loopback功能方便上机自检。4.4 安装 Linux 驱动并上电验证构建脚本加--driver后会输出完整的 Linux 驱动源码位于litepcie/software/kernel/与litepcie/software/user/流程make # 编译内核模块 ./init.sh # 安装驱动并创建设备节点若之前加载过旧驱动先执行rmmod litepcie再重新加载。项目还提供了一个总线重扫工具litepcie/software/rescan.py可自动卸载驱动、移除旧设备、重扫 PCIe 总线并重新加载模块对 Xilinx 及部分 Lattice/Gowin 设备 ID 开箱即用python3 litepcie/software/rescan.py五、上机排错速查清单现象快速排查动作lspci看不到设备用rescan.py重扫总线检查rst_n与参考时钟100 MHz链路训练失败KC705/KCU105/XCU1525 脚本已内建 LTSSM 追踪器add_ltssm_tracer观察链路状态机卡在哪一态DMA 不工作利用 SoC 的 DMA loopback 模式做环回自检再比对csr.csv寄存器地址时钟约束报错ACORN 示例已预置userclk2与litepciesoc_clkout之间的 false path自改设计时参考bench/acorn.py六、总结按照本文清单你可以✅ 用examples/*.yml配置 litepcie_gen快速定制核心✅ 通过bench/下四个脚本在 ACORN / KC705 / KCU105 / XCU1525 上构建烧录✅ 用--driver一键生成 Linux 驱动配合rescan.py完成设备注册✅ 借助内建 LTSSM 追踪器与 DMA loopback 完成上机验证。LitePCIe 采用宽松的 BSD 2-Clause 协议允许用于闭源商业设计从入门原型到量产 FPGA 设计都能平滑衔接。祝你第一次点亮 PCIe 链路顺利【免费下载链接】litepcieSmall footprint and configurable PCIe core项目地址: https://gitcode.com/gh_mirrors/li/litepcie创作声明：本文部分内容由AI辅助生成（AIGC），仅供参考