做射频和微波电路的人拿到“13.6-GHz Next-Generation Wideband Synthesizer”这种题目第一反应多半是这玩意儿是给谁用的13.6 GHz正好卡在X波段和Ku波段之间的位置往上是14 GHz甚至更高往下是12 GHz往下走。这个频点同时出现在卫星通信、点对点微波中继、雷达测试、仪器仪表本振这些场景里所以它不是“一个具体产品”而是一类频率源需求。合成器这个词本身也说明它不只是一个振荡器而是一个能覆盖很宽频率范围、能精确设置输出频率、还要扛得住相位噪声和杂散要求的信号源核心。这篇文章我想按实际工程推进的顺序来写先拆需求再选架构然后落到硬件和PCB最后讲测试和排障。适合正在做频率源方案的射频工程师也适合刚接触PLL/VCO设计、想搞明白13 GHz以上宽带信号源到底怎么搭出来的学生或转行工程师。我尽量把我在类似项目里踩过的坑、验证过的经验写进去不搞纸上谈兵。1. 先拆需求13.6 GHz为什么难宽带到底是多宽1.1 频率范围不是唯一指标别只看“从多少到多少”拿到“Wideband Synthesizer”需求第一件事不是翻芯片而是把指标列表问清楚。频率范围只是一个维度真正决定方案难度的是这五个参数同时咬合相位噪声、杂散、跳频锁定时间、频率分辨率、输出功率平坦度。举个例子同样覆盖12到15 GHz的合成器如果只是给接收机做本振相位噪声可以宽松一点但杂散要求极严如果是给雷达信号源用跳频时间可能是核心矛盾如果是给宽带通信设备做载波频率分辨率和相位噪声都得兼顾。13.6 GHz附近尤其麻烦的是VCO的调谐灵敏度KVCO在宽带频段上变化很大。窄带VCO的KVCO可能只有几十MHz/V宽带VCO可以到几百MHz/V甚至更高环路带宽、电荷泵电流、滤波器元件都得跟着变。我在项目里习惯先把指标表列成下面这个格式后面所有设计和测试都对着这张表打勾参数典型需求设计关注点频率范围12 GHz - 15 GHz或按系统定义VCO调谐范围、倍频器/混频器方案相位噪声-110 dBc/Hz 10 kHz13.6 GHz输出PLL带内噪声、参考源噪声、VCO带外噪声杂散抑制≤ -65 dBc参考泄漏、数字串扰、电源噪声跳频锁定时间几十微秒级环路带宽、电荷泵电流、VCO调谐速度频率分辨率100 kHz或更细小数分频能力、DDS辅助输出功率10 dBm ±1 dB放大链、PCB损耗、温度补偿如果这几项不能同时满足所谓“宽带合成器”就是一句空话。下一步才轮到选芯片、画原理图。1.2 “Next-Generation”到底新在哪里标题里加了个“Next-Generation”说明它不是简单把老方案换个频率。在我看来下一代宽带合成器至少有三个明显变化第一单芯片集成度大幅提高。以前13.6 GHz的合成器基本是低相噪DRO加PLL芯片或者VCO模块加外部参考源。现在很多PLL/VCO单芯片直接能输出15 GHz甚至更高外围只需要环路滤波器和参考源体积缩小一大截。第二宽带校准技术普及。宽带VCO的KVCO非线性、温漂、输出功率平坦度都可以通过MCU查表补偿。以前这是军用仪器才有的待遇现在消费级模块也这么干。第三跳频速度和相位噪声可以两手抓。老架构里想快就得牺牲噪声想低噪声就得用窄带。新一代架构通过DDS激励PLL、预置调谐电压、或双环协同把“快”和“低噪声”的错位解决了不少。所以这篇文章里我不只写某个芯片怎么用更想把方案选型和指标取舍讲透。毕竟13.6 GHz的电路抄一个参考设计容易但想让它符合你的具体指标还是要懂原理。2. 架构怎么选单环PLL、双环、DDSPLL还是倍频链2.1 四种主流架构对比宽带13.6 GHz合成器绕不开这四种架构单环PLL、双环PLL、DDS激励PLL、倍频链。它们各有各的脾气我列了一个对比表下面逐个说。架构优点缺点适合场景单环PLL 宽带VCO电路简单、成本低、体积小宽带VCO分频比大带内相位噪声差KVCO变化大指标宽松的民用设备双环PLL相位噪声好可兼顾宽带和细分电路复杂、功耗高、调试难度大高性能通信、测量仪器DDS激励PLL频率分辨率极高、跳频快、相参性好DDS杂散管理难需要用窄环滤除雷达信号源、跳频通信低频PLL 倍频器可复用低频段成熟方案带外噪声好倍频器恶化相位噪声20logN需要加滤波13.6 GHz单点或窄带输出单环PLL是最容易想到的方案。选一片能直接覆盖13.6 GHz的PLL/VCO芯片配上参考源、环路滤波器就完事。集成PLL芯片的归一化噪底大概在-230 dBc/Hz到-236 dBc/Hz。算一下带内相位噪声设参考频率100 MHz13.6 GHz对应分频比N136用公式估算带内相位噪声 ≈ 归一化噪底 10log(鉴相频率) 20log(N)把数带进去-236 80 42.7 ≈ -113 dBc/Hz 10 kHz。这个数字对很多系统是够用的。但如果要求-120 dBc/Hz或者更好单环PLL靠提高鉴相频率也未必够得考虑双环或DDS方案。倍频链的思路也很有意思不用直接做13.6 GHz的PLL而是先做一个6.8 GHz的低相位噪声源再二倍频到13.6 GHz。好处是6.8 GHz的PLL成熟得多VCO选择多、线性度好坏处是每倍频一次相位噪声理论恶化6 dB杂散和倍频滤波也是麻烦。这类方案适合固定频率的窄带本振真要做宽带调谐倍频链得多级切换复杂度反而上去了。2.2 DDSPLL为什么能兼顾分辨率和跳频如果需求里有“频率分辨率1 kHz以下”和“跳频时间小于10微秒”这种硬要求单环PLL就很难扛了。单环PLL的频率分辨率取决于鉴相频率和小数分频位数提高分辨率往往要降低鉴相频率结果带内相位噪声变差、环路带宽变窄锁定时间变长几个指标互相掐架。DDS激励PLL的思想是DDS负责产生一个频率非常精确、小步进的参考信号PLL负责把这个参考频率倍频到输出频段。DDS的相位累加器能做到毫赫兹甚至微赫兹级分辨率而且频率切换非常快。代价是DDS本身会输出大量杂散这些杂散通过PLL后会按分频比的关系折换到输出端。经验做法是让PLL环路带宽尽量窄一些用环路滤波器把远处的DDS杂散压掉但这又会让跳频变慢。所以实际操作是在“分辨率”和“锁定时间”之间找平衡点。我自己做过的一个13 GHz跳频源用的是“DDS 单环PLL”方案DDS输出80到120 MHz的扫频参考PLL倍频到13 GHz。最终做到跳频时间15微秒左右分辨率1 kHz以上频率源端的杂散能做到-60 dBc以下。这里最关键的调试点是DDS参考信号的滤波。DDS输出必须经过一个带通或低通滤波器把带外杂散先滤一轮不能直接塞进鉴相器否则PLL会跟着DDS的杂散跑后面再想补救就难了。2.3 环路滤波器的带宽到底取多少不管选哪种架构环路滤波器都是决定成败的一环。环路带宽太窄锁定时间慢且VCO带外噪声压不住环路带宽太宽参考杂散和DDS杂散压不住甚至可能让环路不稳定。我一般先定一个经验起点环路带宽取鉴相频率的1/10到1/20然后根据相位噪声曲线交叉点微调。更细致的做法是先看两个数据的交点一个是VCO的带外相位噪声曲线一个是PLL带内噪声平台。让环路带宽大致落在两条曲线交叉的位置附近能得到比较平滑的噪声谱不会在某个频偏处出现一个明显的噪声肩峰。环路阶数上三阶无源环路是常用起点四阶环路能多滤一个高频杂散。但在13.6 GHz这个频段环路滤波器的PCB寄生参数影响很大不能只靠仿真软件。我每次画完板都习惯在环路滤波器周围留出调试位比如预留串联电阻位、并联电容位方便实测后调整。千万别把环路滤波元件设计成完全固定的除非你已经做过完全相同的方案。3. 硬件实现电源、参考源、PCB布局一个都不能省3.1 参考源是相位噪声的地基先处理它13.6 GHz输出端的相位噪声直接受参考源影响。输出端的带内噪声等于参考源噪声乘以20log(N)外加PLL自身的噪底贡献。N136的时候参考源的相噪恶化约42.7 dB。所以参考源如果不行后面锁相环做得再好也是白搭。我在方案里优先选OCXO或者高稳TCXO作为参考源频率通常取100 MHz或200 MHz。理论上参考频率越高分频比N越小带内噪声越好但参考源本身的噪声也必须看。100 MHz OCXO在10 kHz频偏处能做到-155 dBc/Hz左右经过N放大后对13.6 GHz输出贡献约-112 dBc/Hz和PLL自身的噪底大致相当。如果换200 MHz参考N降到68恶化量变成36.7 dB输出相噪能好3到4 dB但参考源在200 MHz这个频点上的相噪指标参差不齐得仔细查数据手册。参考源进来之后先加一级缓冲放大器再做分频或整形再进鉴相器。缓冲放大器要选低噪声的别用普通逻辑门直接驱动不然数字开关噪声会直接注入参考路径后面所有频偏段的相噪都会变差。3.2 电源设计VCO电源纹波直接体现在相位噪声上频率合成器最容易翻车的地方不是信号链而是电源。VCO对电源噪声极其敏感电源上的任何纹波都会通过VCO的调频灵敏度转换成相位噪声。13.6 GHz的VCO电源纹波哪怕只有几毫伏输出频谱上就能看到明显的杂散边带。我习惯给VCO和PLL芯片各用一颗独立的低噪声LDO不要共用一个开关电源。整个电源树按“开关电源 → LDO → π型滤波 → 芯片”的顺序设计π型滤波的截止频率放在几十kHz甚至更低。所有LDO的输出电容都选低ESR的陶瓷电容并联一个大容值电解电容保证从低频到高频都有低阻抗路径。还有一个容易忽略的地方是电荷泵电源。电荷泵输出直接影响VCO调谐电压如果电荷泵电源噪声大环路滤波器滤不掉输出相噪就会恶化。给电荷泵供电的LDO一定要留足去耦PCB上就近放0.1 µF和1 nF电容。3.3 13.6 GHz的PCB布局比低频段苛刻得多13.6 GHz的自由空间波长大约是22毫米四分之一波长是5.5毫米。这意味着PCB上任何一根超过两三毫米的走线都可能成为意外天线。板材选择上FR4的损耗正切在13.6 GHz上比较高除非是走线很短的外围控制电路否则RF走线最好用Rogers 4350B、RO4003C这类高频板材。厚度方面0.254毫米到0.508毫米的板材比较合适既能控制阻抗又不会因为介质太厚导致过孔寄生过大。50欧姆微带线的宽度在Rogers 4350B、0.254毫米厚、1盎司铜箔的条件下大致在0.5毫米出头。这只是估算实际布线前一定要用场仿真软件或者计算器算一遍。接地设计是13 GHz电路的重中之重。RF走线周围要打足够多的接地过孔过孔间距小于1毫米比较稳妥最好在0.5毫米以内。每颗芯片的地焊盘底下至少打一排接地过孔别只打一两个。PLL芯片和VCO之间、VCO输出到下一级之间的地都要用完整的参考地平面不要跨分割。我踩过一个特别典型的坑第一版PCB把环路滤波器的电阻电容摆在顶层但调试时一碰就有频率跳动后来发现是环路滤波器下面的地平面被一条控制走线割断了VCO调谐路径上形成了一条窄缝天线导致对外界干扰极其敏感。改板后把环路滤波器整个移到地平面完整的位置问题立刻消失。所以我的建议是RF和敏感的模拟区域地平面完整性优先于布线美观。分区布局上参考源、PLL芯片、VCO、输出放大级最好各自占一个独立的屏蔽腔腔体之间只留必要的信号通道和电源滤波通道。VCO和PLL之间不要直通长走线用靠近芯片的短走线连接中间留π型匹配的调试位。4. 测试与验证光看频谱不如相噪、杂散、锁定时间一起测4.1 测试台怎么搭合成器做出来测试是真正见真章的时候。至少要准备这些设备频谱分析仪频率覆盖至少18 GHz分辨率带宽能到1 Hz更好信号源分析仪或相位噪声分析仪比如带相位噪声测量功能的仪器高速示波器用来观察锁定时间最好用调制域分析功能功率计做输出功率绝对测量高精度参考源和被测件共用参考或者作为系统参考连接方式上有两个细节。第一射频输出端要用高质量的微波线缆和转接器任何松动或者劣质转接器都会引入驻波和反射影响幅度和杂散读数。第二地环路要处理好。仪器和被测试设备之间如果地电位不一致会产生50 Hz或者电源开关频率的杂散看起来像被测件的问题其实是测试系统的问题。测试前先用一个已知好的信号源自检一遍确认测试系统没有引入多余杂散。4.2 相位噪声测试的关键点相位噪声是13.6 GHz合成器最核心的指标但也最容易被测试方法带偏。用频谱仪直接测相噪时要注意本振自身的相位噪声要远低于被测件否则测出来是两个噪声源叠加的结果比真实值差。对于13.6 GHz输出如果被测源相噪在-110 dBc/Hz 10 kHz普通频谱仪用直接频谱法测量只能大致看到-110 dBc/Hz的谱形但要精确到1 dB以内最好用相位噪声分析仪的鉴相器法或者互相关法。互相关法能分离两个测量通道的独立噪声对小信号测量特别有用。实际测量时我习惯同时记录多个频偏点的相噪值100 Hz、1 kHz、10 kHz、100 kHz、1 MHz。这能快速判断是带内噪声主导还是带外噪声主导。如果10 kHz以内噪声偏高问题多半在参考源、N分频比或者电荷泵电源如果100 kHz以后噪声突然抬高多半是VCO自身噪声或者环路带宽附近噪声过大。4.3 杂散测量的三个常见来源杂散是宽带合成器的另一个头疼指标。在13.6 GHz附近我总结下来主要杂散来源有三个第一参考泄漏。即使PLL锁定VCO输出端也能看到参考频率附近的泄漏。改善方法包括增加环路滤波器高阶极点、优化PLL芯片电源去耦、降低电荷泵电流。第二数字串扰。PLL小数分频器、MCU、SPI控制信号的高低电平跳变会通过地弹或者辐射耦合到VCO调谐端形成与寄存器配置相关的杂散。第三电源开关噪声。开关电源的开关频率及其谐波会直接调制VCO产生远离载波的杂散。排查手法是用频谱仪把分辨率带宽打到最窄直接观察杂散频率的间隔和规律。杂散间隔刚好等于参考频率就是参考泄漏杂散间隔等于SPI时钟频率或电源开关频率就往数字和电源方向查杂散位置随输出频率变化很敏感往往是VCO调谐线受干扰。我在调试时会把MCU的SPI通信暂停用手动寄存器配置发现某些杂散立刻消失这就坐实了数字串扰。这种情况光靠环路滤波器没用必须从布局和屏蔽上解决。4.4 跳频锁定时间怎么测锁定时间测量很多人以为拿示波器看VCO调谐电压跳变就行了其实不严谨。我建议用调制域分析仪或者用频谱仪零扫宽、固定在目标频率同时给跳频触发信号观察输出频率从跳变开始到进入目标频率容限窗口的时间。经验数值上环路带宽100 kHz左右的合成器锁定时间大概在几十微秒量级。如果实测锁定时间比预期慢很多先查VCO调谐电压的压摆率是不是被环路滤波器的电容限制住了再看电荷泵电流是否设得太小。另外跳频后如果有频率过冲往往和环路相位裕度不足有关不是单纯带宽问题。下面这张表格是我一次实测调试的典型记录供参考指标设计目标实测值结论输出频率13.6 GHz13.600000 GHz通过相位噪声 10 kHz-105 dBc/Hz-108 dBc/Hz通过相位噪声 100 kHz-115 dBc/Hz-118 dBc/Hz通过参考杂散≤ -70 dBc-74 dBc通过锁定时间±1 ppm≤ 100 µs约 55 µs通过输出功率10 dBm ±1 dB10.3 dBm通过5. 常见故障排查速查表做频率合成器最痛苦的不是画板子而是调试时对着频谱仪发呆。这一节把常见问题整理成速查表方便后来人对照排查。故障现象可能原因排查顺序与方法解决思路完全锁不住参考信号丢失、PLL寄存器配置错误、电荷泵电流为零先量参考输入、再查SPI配置回读、再看VCO调谐电压从链路最前面逐级确认别直接怀疑VCO锁定但要很久环路带宽太窄、电荷泵电流太小、VCO调谐电容过大用SIMPLL或PLLatinum仿真复核适当提高环路带宽或电荷泵电流检查相位裕度出现间隔等于参考频率的杂散参考泄漏分辨率带宽收窄确认杂散间隔增加环路滤波器极点优化电源去耦间隔等于数字时钟频率的杂散数字串扰暂停MCU通信观察杂散是否消失屏蔽数字区域增加电源滤波调整SPI走线100 kHz后相噪抬升VCO带外噪声差、环路带宽过宽对比VCO数据手册收窄环路带宽或更换VCO输出功率随温度漂移大放大管增益温度系数、PCB损耗变化高低温箱实测加温度补偿衰减或查表补偿调谐电压接近电源轨VCO频率偏差大或VCO损坏量调谐电压是否在中间范围检查VCO选型或锁相环频率范围配置排查时记住一个原则从源头开始一级一级往后查。不要一上来就动环路滤波器先确保参考源、电源、控制接口全部正常。很多疑难杂症最后查出来都是电源纹波或者地平面问题不是PLL芯片本身有问题。6. 调试中值得长期保留的几个习惯先说一个最常被忽视的小技巧每次调完一个版本把频谱仪截图、寄存器配置、环路参数记录在一个固定的调试日志里。频率合成器的调试往往不是线性的今天调好的参数过两天可能因为温度变化又出问题没有日志就没法回溯。第二个习惯是保留板上的调试位。环路滤波器电容电阻的位置预留0201封装并联位、VCO调谐线上预留RC调试位、功率放大前后预留π型匹配位这些看上去多占了一点面积但实际调试效率能提高一倍。我见过太多板子因为缺少调试位需要飞线或者刮铜皮最后越改越乱。第三个习惯是参数补偿要从一开始就留好接口。宽带合成器如果要覆盖12到15 GHzVCO的KVCO在不同频段的差异是客观存在的。我会在MCU里做一张频率-电荷泵电流或频率-环路参数的表根据目标频率自动切换参数。这听起来像软件活但在硬件设计阶段就要预留对应的控制位和寄存器接口否则后期想加都加不上。这类13.6 GHz宽带合成器的设计本质上是在给定尺寸、功耗和成本下用所有可用的手段去逼近理想频率源的指标。没有一种架构是万能的但只要你把指标拆清楚把每个模块的噪声和杂散贡献算清楚把PCB布局的细节抠到位剩下的就是耐心调试。希望这篇内容能帮你少走一些我走过的弯路。