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基于Xilinx FPGA的三目摄像头AR0135的图像采集与LCD/HDMI/USB显示

基于Xilinx FPGA的三目摄像头AR0135的图像采集与LCD/HDMI/USB显示
📅 发布时间:2026/6/20 3:48:48

camera_capture_v1105_0000_20251125_hdmic1c3(通过HDMI同时显示摄像头1和摄像头3的图像)

 

一、方案介绍

        目前市场上基于FPGA的摄像头采集方案多为双目采集,鲜有见到三目摄像头的采集与显示/传输方案。而且大部分方案都是各FPGA开发板随板附赠的双目摄像头采集与LCD/HDMI显示的示例代码,摄像头多采用OV7725/OV5640等型号,我们本次采用的摄像头型号为工业和医疗上应用较为广泛的AR0135,并基于xilinx fpga和DDR3实现了对三只AR0135摄像头的同步采集和缓冲,并通过LCD/HDMI/USB3.0实现单摄像头显示和多摄像头分屏显示。

        我们的三目方案代码有一个比较突出的特色功能,那就是通过一套代码不仅实现了三目摄像头的采集,而且通过简单修改代码中的宏定义可实现LCD显示、HDMI显示、USB3.0上位机显示之间的随意切换,而且通过宏定义也可实现任意单摄像头显示和任意多摄像头的分屏显示。

        我们目前使用的FPGA型号为xilinx A7系列的XC7A100T,当然也可以移植到同系列或其他系列的FPGA平台上,方案中的AR0135摄像头也可以定制成其他型号摄像头如OV7725/OV5640等。AR0135摄像头输出的图像尺寸默认配置成1280x720@55fps,LCD屏分辨率采用800x480,HDMI和USB显示分辨率为1280x720,当然上述几个分辨率参数都是可以定制修改的。USB3.0进行传图和上位机显示时,实测帧率为50fps左右,如果传图尺寸不需要1280x720那么大,帧率可进一步提升。USB3.0芯片型号为FT601Q,回环测试时实际收发带宽在350MB/s左右,可满足高帧率图像传输这种大容量的数据传输需求。

  欢迎联系我们进行此方案FPGA代码和硬件平台的定制开发。

二、案例演示-LCD 800x480三目中任意两目显示

下面是通过LCD(分辨率800x480)对采集到的三目摄像头AR0135图像任选其二进行显示,通过修改FPGA代码可实现三个摄像头中的任意单个摄像头显示和任意两个摄像头的同时分屏显示。

camera_capture_v1105_0000_20251125_lcdc1c3(通过LCD同时显示摄像头1和摄像头3的图像)

 

三、案例演示-HDMI 1280x720三目中任意两目显示

下面是通过HDMI(分辨率1280x720)对采集到的三目摄像头AR0135图像任选其二进行显示,通过修改FPGA代码可实现三个摄像头中的任意单个摄像头显示和任意两个摄像头的同时分屏显示。

camera_capture_v1105_0000_20251125_hdmic1c3(通过HDMI同时显示摄像头1和摄像头3的图像)

 

四、案例演示-USB3.0 1280x720三目中任意两目显示

下面是通过USB3.0(分辨率1280x720)对采集到的三目摄像头AR0135图像任选其二进行显示,通过修改FPGA代码可实现三个摄像头中的任意单个摄像头显示和任意两个摄像头的同时分屏显示。

camera_capture_v1105_0000_20251125_usbc1c3(通过USB同时显示摄像头1和摄像头3的图像)

 

 

五、案例演示-USB3.0 1280x720三目分时传输显示

上面的USB3.0显示案例是实现三个摄像头中的任意单个摄像头显示和任意两个摄像头的同时分屏显示,当进行分屏显示时摄像头输出的图像一般需要进行裁剪,也就是视野会变小。如果想用于产品级项目中,一般是要求保持原有大视野而不进行裁剪,并且要求按顺序分别将摄像头1、摄像头2、摄像头3的图像传输到电脑上,同时加上帧头等反馈信息,上位机软件接收到各摄像头图像后再进行分屏显示或进行3D重建等操作。这些功能我们的方案代码均已实现,开启演示模式时,FPGA以5s为间隔分别发送三个摄像头的图像到上位机,以方便对三个摄像头进行分辨,开启正常模式时,FPGA实时按顺序分别发送三个摄像头的图像到上位机,并可选择是否加入帧头等信息,定制化能力非常强大。以5s为间隔分别发送三个摄像头的图像到上位机的演示示例如下(由于是分时显示,为方便人眼分辨不同摄像头,其中摄像头1进行正常显示,摄像头2用纯白替代,摄像头3用纯灰替代)。

 

 


 

如您有此功能的定制开发或其他的FPGA设计需求,请查看下面这篇文章了解我们的业务范围和联系方式,我们将竭诚为您服务。

精橙FPGA,一个承接FPGA代码设计的资深工程师团队。

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