📅 发布时间：2026/6/22 5:24:26

Tomasulo 系统机构报告

姓名：伊尔番·艾山
学号：3123004762
Tomasulo模拟器链接

——基于给定指令序列的前 10 个 Cycle 运行分析

一、实验指令与初始值设置

本次实验使用的 6 条指令如下：

1  LD    F6, 36(R2)
2  LD    F2, 44(R3)
3  MULD  F0, F2, F4
4  SUBD  F8, F6, F2
5  DIVD  F10, F0, F6
6  ADDD  F6, F8, F2

1. 浮点寄存器初值

按照要求赋值：

寄存器	值
F0	0.0
F2	2.0
F4	4.0
F6	6.0
F8	8.0
F10	10.0
…	依次增加到 F30 = 30.0

2. 整数寄存器初值

R 寄存器	值
R0	0
R1	20
R2	40
R3	60
R4	80
R5	100
R6	120
R7	140

3. 内存初值

内存按地址顺序：

Mem[1] = 1.0
Mem[2] = 2.0
…
Mem[4095] = 4095.0

本实验中将会用到：

地址 36(R2) = 36 + 40 = 76 → Mem[76] = 76.0
地址 44(R3) = 44 + 60 = 104 → Mem[104] = 104.0

二、Cycle-by-Cycle 详细运行分析（前 10 步）

Cycle 1

指令 LD F6, 36(R2) 进入 Issue 阶段。
Load1 保留站被占用，Busy = Yes。
偏移量 36 被读入保留站。
寄存器结果状态表中 F6 被标记为：Load1。

说明：
第一条指令顺利发射，由于 Load 保留站空闲，因此直接进入。

Cycle 2

LD F6, 36(R2) 进入 EX 阶段，计算真正访问地址 = 36 + R2 = 36 + 40 = 76。
LD F2, 44(R3) 进入 Issue 阶段，占用 Load2 保留站。
Load2 Busy = Yes，偏移量 44 写入。
寄存器结果状态表中 F2 标记为：Load2。

Cycle 3

LD F6,36(R2) 继续停留在 EX ，从地址 Mem[76] 读到数据 = 76.0，写入 Load1 的 V 字段。
LD F2,44(R3) 进入 EX，准备计算访问地址 = 44 + 60 = 104。
MULD F0,F2,F4 进入 Issue：
- Mult1 保留站 Busy = Yes。
- 源寄存器 F2 未就绪，其值来自 Load2 → Qj = Load2。
- F4 已就绪，直接从寄存器文件读入。
- 寄存器结果状态表中 F0 = Mult1。

Cycle 4

LD F6,36(R2) 进入 WB，Load1 写回值 M1 = 76.0 到 CDB。
- Load1 保留站 Busy = No。
- 寄存器 F6 = 76.0。
LD F2, 44(R3) 继续 EX，从 Mem[104] 读到 104.0，写入 Load2 的 V。
MULD F0,F2,F4 等待 F2（Load2 未写回）。
SUBD F8,F6,F2 进入 Issue：
- Add1 Busy = Yes。
- F6 已就绪（CDB 上的 M1），F2 未就绪 → 来源于 Load2。
- 寄存器结果状态 F8 = Add1。

Cycle 5

LD F2,44(R3) 进入 WB，Load2 写回值 M2 = 104.0。
- Load2 Busy = No。
- F2 = 104.0。
MULD F0,F2,F4 原本等待 F2，此时刚写回，但一般需下一周期才能开始执行，因此本周期保持等待。
SUBD F8,F6,F2 同样等待，因为刚刚写回 F2。
DIVD F10,F0,F6 进入 Issue：
- Mult2 Busy = Yes。
- F0 未就绪（来自 Mult1），F6 已就绪。
- 寄存器状态 F10 = Mult2。

Cycle 6

MULD F0,F2,F4 开始进入 EX 阶段，执行 F0 = 104.0 × 4.0。
SUBD F8,F6,F2 也在等待 ALU 资源（取决于模拟器允许几个 ADD RS 执行）。
DIVD F10,F0,F6 等待 F0（来自 Mult1，正在执行）。
ADDD 尚未到来，因此无其他变化。

Cycle 7

MULD 持续 EX（浮点乘法一般需要多个周期）。
SUBD 继续等待。
DIVD 继续等待 F0。
ADDD F6,F8,F2 到达 Issue：
- Add2 Busy = Yes。
- F8 未就绪（来自 Add1）
- F2 就绪（104.0）
- 寄存器状态 F6 = Add2（覆盖掉之前由 LD 设置的 F6 来源）。

Cycle 8

MULD 完成 EX，准备下周期 WB。
SUBD 继续等待 F2 和 F6 都就绪。
DIVD 等待 F0。
ADDD 等待 F8。

Cycle 9

MULD 进入 WB，写回结果：
F0 = 104 × 4 = 416.0
Mult1 释放。
SUBD 现在两个输入（76.0 与 104.0）均已就绪，下周期可进入 EX。
DIVD 的源寄存器 F0 终于就绪。
ADDD 仍等待 F8（Add1）。

Cycle 10

SUBD F8,F6,F2 进入 EX，执行 F8 = 76.0 − 104.0 = −28.0。
DIVD F10,F0,F6 开始 EX，执行 F10 = 416.0 ÷ 76.0。
ADDD 等待 F8（本周期 SUBD 才开始 EX）。
整体执行进入乱序阶段，多条指令并行执行。

三、总结

本实验通过给定的六条浮点指令，在 Tomasulo 模拟器中观察了前 10 个 cycle 的执行行为。可以看到：

两条 LD 指令首先发射并写回，解决了 F6、F2 的数据来源。
MULD 因 RAW hazard 等待 F2，最终写回后解锁 SUBD、DIVD。
SUBD 完全依赖两个 load 的结果，开始执行较晚。
DIVD 依赖 MULD 的结果，因此更晚进入 EX。
ADDD 依赖 SUBD 的结果，因此在前 10 个 cycle 尚未开始执行。

这一过程充分体现了 Tomasulo 算法的特点：
寄存器重命名、乱序执行、延迟写回、通过 CDB 消除相关。

Tomasulo 使用报告